[논문 리뷰] CMOS Circuit Implementation of Spiking Neural Network for Pattern Recognition Using On-chip Unsupervised STDP Learning

Sahibia Kaur Vohra, Sherin Ann Thomas외 2명|arXiv (Cornell University)|2022. 04. 09.

Advanced Memory and Neural Computing인용 수 4

한 줄 요약

이 논문은 FPGA나 외부 프로세서 없이 180 nm CMOS 기술을 사용하여 패턴 인식을 위한 칩 내 비지도 STDP 학습 기능을 구현한 최초의 전체 CMOS 회로 수준 SNN(Spiking Neural Network)을 제시한다. 5×3 픽셀 패턴에서 100% 정확도를 달성하였으며, 동일한 STDP 회로를 사용하여 심박수 분류를 위한 속도 기반 BCM 학습을 구현하여 공정 및 온도 변동에 대한 강건성을 입증하였다.

ABSTRACT

Computation on a large volume of data at high speed and low power requires energy-efficient computing architectures. Spiking neural network (SNN) with bio-inspired spike-timing-dependent plasticity learning (STDP) is a promising solution for energy-efficient neuromorphic systems than conventional artificial neural network (ANN). Previous works on SNN with STDP learning primarily uses memristive devices which are difficult to fabricate. Some reported works on SNN makes use of memristor macro models, which are software-based and cannot give complete insight into circuit implementation challenges. This article presents for the first time, a full circuit-level implementation of the SNN system featuring on-chip unsupervised STDP learning in standard CMOS technology. It does not involve the use of FPGAs, CPUs or GPUs for training the neural network. We demonstrated the complete circuit-level design, implementation and simulation of SNN with on-chip training and inference for pattern classification using 180 nm CMOS technology. A comprehensive comparison of the proposed SNN circuit with the previous related work is also presented. To demonstrate the versatility of the CMOS synapse circuit for application scenarios requiring rate-based learning, we have tuned the pair-based STDP circuit to obtain Bienenstock-Cooper-Munro (BCM) characteristics and applied it to heart rate classification.

연구 동기 및 목표

• 에너지 효율적인 뉴로모픽 컴퓨팅을 위한 표준 CMOS 기술을 사용한 완전 통합형 하드웨어 기반 SNN 개발.
• 메모리스터 기반 SNN의 한계를 극복하기 위해 신뢰성 있고 제작 가능하며 확장 가능한 회로 설계를 위한 CMOS 기반 메모리스터 에뮬레이터 사용.
• 학습을 위해 FPGA, CPU 또는 GPU를 사용하지 않고도 칩 내 비지도 STDP 학습을 가능하게 하기.
• 동일한 하드웨어 플랫폼에서 시간 기반(STDP)과 속도 기반(BCM) 학습을 모두 지원하기 위해 STDP 회로의 유연성 입증.
• 시뮬레이션을 통해 공정, 온도 및 노이즈 변동 조건 하에서 시스템의 강건성과 정확도 검증.

제안 방법

• 180 nm CMOS 기술을 사용하여 15 입력, 90 시냅스, 6 출력의 LIF 기반 SNN의 설계 및 시뮬레이션.
• 실제 메모리스터를 대체하기 위해 CMOS 기반 메모리스터 에뮬레이터를 구현하여 전체 회로 수준 통합 구현.
• 스피크 타이밍 차이를 이용한 칩 내 시냅스 가중치 적응을 위한 쌍 기반 STDP 학습 메커니즘 통합.
• 임계 주파수 θ를 조정하여 STDP 회로를 재구성함으로써 속도 기반 시냅스 가소성인 BCM 학습을 구현.
• 패턴 분류를 위해 출력층에 WTA(승자독점) 메커니즘 통합.
• 5×3 픽셀 이미지에서 생성된 스파ike 트레인과 심전도 신호를 사용한 시뮬레이션을 통한 패턴 인식 구현.

실험 결과

연구 질문

• RQ1 외부 학습 플랫폼 없이도 칩 내 STDP 학습을 갖춘 완전 통합 CMOS 기반 SNN을 구현할 수 있는가?
• RQ2 CMOS 기반 메모리스터 에뮬레이터는 SNN에서 실제 메모리스터의 동작을 얼마나 잘 재현하는가?
• RQ3 동일한 STDP 회로를 재구성하여 다른 응용 분야를 위한 속도 기반 BCM 학습을 지원할 수 있는가?
• RQ4 공정, 온도 및 노이즈 변동 조건 하에서 SNN의 분류 정확도는 어떠한가?
• RQ5 STDP에서 유도된 BCM 학습을 사용하여 심박수 패턴을 분류하는 데에 이 시스템은 얼마나 효과적인가?

주요 결과

• 제안된 CMOS 기반 SNN은 이상적 조건과 노이즈 조건 하에서 6개의 5×3 픽셀 패턴에 대해 100% 분류 정확도를 달성하였다.
• 공정 및 온도 변동 조건 하에서도 높은 성능을 보이며 회로의 안정성을 확인하였다.
• 임계 주파수 θ를 1 Hz 및 1.667 Hz로 조정하여 동일한 STDP 회로를 재구성함으로써 저심박수 및 고심박수 분류를 위한 BCM 학습을 성공적으로 에뮬레이션하였다.
• PhysioBank ATM의 심전도 데이터를 사용한 심박수 분류 시험에서 10개의 테스트 케이스 중 8개를 정확히 분류하였으며, 가중치 변화 추세에 기반해 정상, 저심박수 및 고심박수를 모두 올바르게 식별하였다.
• 시뮬레이션 결과가 분석 예측과 일치하여 CMOS SNN 설계의 정확성을 입증하였다.
• 외부 프로세서 없이도 현장에서의 학습과 추론이 가능하여 완전한 하드웨어 통합 뉴로모픽 솔루션을 실현하였다.