[논문 리뷰] Comparing ternary and binary adders and multipliers

Daniel Etiemble|arXiv (Cornell University)|2019. 08. 20.

Interconnection Networks and Systems참고 문헌 3인용 수 4

한 줄 요약

이 논문은 CNTFET 기술을 사용하여 삼진수와 이진수의 가산기 및 곱셈기의 하드웨어 복잡도를 비교하며, 1비트 및 1트리트 전가산기와 곱셈기를 평가한다. 삼진수 회로는 정보 밀도가 더 높기 때문에 더 적은 입출력 연결이 필요하지만(≈ N/1.585), 특히 캐리 생성과 곱셈에 있어 훨씬 더 높은 트랜지스터 수를 요구함으로써 면적, 지연, 전력 소모가 더 크며, 이는 삼진수 산술 회로가 이진수 대비 더 효율적이지 않음을 의미한다.

ABSTRACT

While many papers have proposed implementations of ternary adders and ternary multipliers, no comparisons have generally been done with the corresponding binary ones. We compare the implementations of binary and ternary adders and multipliers with the same computing capability according to the basic blocks that are 1-bit and 1-trit adders and 1-bit and 1-trit multipliers. Then we compare the complexity of these basic blocks by using the same CNTFET technology to evaluate the overall complexity of N-bit adders and M-trit adders on one side, and NxN bit multipliers and MxM trits multipliers with M = N/IR (IR = log(3)/log(2) is the information ratio). While ternary adders and multipliers have less input and output connections and use less basic building blocks, the complexity of the ternary building blocks is too high and the ternary adders and multipliers cannot compete with the binary ones.

연구 동기 및 목표

• 삼진수 산술 회로가 선로당 정보 밀도가 더 높음에도 불구하고 하드웨어 복잡도 측면에서 이진수 회로를 능가할 수 있는지 평가하기 위해.
• 동일한 계산 능력을 갖기 위해 필요한 기본 빌딩 블록 수(1비트/1트리트 전가산기 및 곱셈기)를 비교하기 위해.
• CNTFET 기술을 사용하여 1트리트 및 1비트 전가산기 및 곱셈기의 트랜지스터 수준의 복잡도를 분석하기 위해.
• M = N / log₂(3) ≈ N / 1.585 일 때 N비트 및 M트리트 가산기 및 곱셈기의 총 복잡도를 평가하기 위해.
• 삼진수 회로에서 줄어든 연결 수가 기본 구성 요소의 복잡도 증가를 상쇄하는지 평가하기 위해.

제안 방법

• 정보 비율 IR = log₃(2) ≈ 1.585를 정의하여 M 트리트 ≈ N 비트가 되도록 동일한 계산 능력을 정의하였다.
• 가산기 및 곱셈기의 기본 빌딩 블록으로서 1비트 및 1트리트 전가산기 및 곱셈기를 비교하였다.
• CNTFET 기반 트랜지스터 수준 설계를 사용하여 1비트 및 1트리트 구성 요소의 트랜지스터 수(T)를 계산하였다.
• 세 가지 가산기 아키텍처인 캐리 전파 가산기(CPA), 캐리 룩어헤드 가산기(CLA), 캐리 스킵 가산기(CSA)를 분석하여 트랜지스터 수를 비교하였다.
• Wallace 트리 감소 기법을 사용하여 8비트 이진수 곱셈기와 5트리트 삼진수 곱셈기를 비교하여 곱셈기 복잡도를 평가하였다.
• 이진수 및 삼진수 설계에서 전체 가산기, 반가산기, 곱셈기 및 캐리 계산 블록의 총 트랜지스터 수를 계산하였다.

실험 결과

연구 질문

• RQ1 M ≈ N/1.585 트리트를 가진 삼진수 가산기가 N비트 이진수 가산기보다 더 낮은 하드웨어 복잡도를 달성할 수 있는가?
• RQ2 CNTFET 기술에서 1트리트 전가산기의 트랜지스터 수가 1비트 전가산기보다 어떻게 다른가?
• RQ3 삼진수 가산기 및 곱셈기에서 줄어든 상호연결 수가 기본 블록의 더 높은 복잡도를 상쇄하는가?
• RQ4 삼진수 설계와 이진수 설계에서 CLA 및 CSA 아키텍처의 캐리 계산에 대한 상대적인 트랜지스터 비용은 어떻게 되는가?
• RQ5 더 적은 부분 곱셈 결과를 가지는 삼진수 곱셈기라도 곱셈기 및 감소 트리 복잡도를 고려할 때 이진수 곱셈기보다 전체적으로 더 낮은 복잡도를 유도하는가?

주요 결과

• 1트리트 전가산기는 18개의 트랜지스터가 필요한 1비트 전가산기 대비 100개의 트랜지스터를 필요로 하여 훨씬 더 복잡하다.
• 1트리트 곱셈기는 1비트 곱셈기의 6개 대비 38개의 트랜지스터를 필요로 하며, 이는 복잡도가 6.3배 증가한 것이다.
• 5트리트 CLA에서의 캐리 계산은 더 적은 스테이지에도 불구하고 8비트 이진수 CLA의 288개 대비 310개의 트랜지스터를 필요로 한다.
• 5트리트 Wallace 트리는 34개의 삼진수 전가산기와 14개의 삼진수 반가산기를 사용하며, 8비트 이진수 트리는 35개의 이진수 전가산기와 18개의 반가산기를 사용하지만, 삼진수 구성 요소의 더 높은 복잡도가 지배적이다.
• 25개의 1트리트 곱셈기를 사용하는 삼진수 곱셈기는 950개의 트랜지스터를 필요로 하며, 이는 64개의 AND 게이트를 사용하는 이진수 곱셈기의 384개의 트랜지스터보다 2.47배 더 많은 트랜지스터 수를 차지한다.
• 기본 블록과 캐리 계산에서 트랜지스터 수가 더 많기 때문에, 삼진수 가산기 및 곱셈기는 동일한 정보 처리 능력을 가진 이진수 회로에 비해 더 많은 내부 연결, 더 큰 면적, 더 높은 지연 및 더 큰 전력 소모를 보인다.