[논문 리뷰] Computing in Memory with Spin-Transfer Torque Magnetic RAM

Shubham Jain, Ashish Ranjan외 2명|arXiv (Cornell University)|2017. 03. 06.

Advanced Data Storage Technologies참고 문헌 43인용 수 6

한 줄 요약

이 논문은 스피너-트랜스퍼 토크 자기 저항 메모리(STT-MRAM)를 사용하는 새로운 메모리 내 계산 아키텍처인 STT-CiM을 제안한다. 이 아키텍처는 동시에 여러 워드라인을 활성화하고, 복합 비트라인 전류를 감지하여 메모리 어레이 내에서 직접 계산을 수행할 수 있도록 한다. 이 방법은 오류 복구를 위한 ECC를 통합하고, 프로세서 명령어 세트와 온칩 버스를 확장하여 소프트웨어 통합을 원활하게 함으로써 최대 10.4배의 시스템 성능 향상과 12.4배의 에너지 절감을 달성한다.

ABSTRACT

In-memory computing is a promising approach to addressing the processor-memory data transfer bottleneck in computing systems. We propose Spin-Transfer Torque Compute-in-Memory (STT-CiM), a design for in-memory computing with Spin-Transfer Torque Magnetic RAM (STT-MRAM). The unique properties of spintronic memory allow multiple wordlines within an array to be simultaneously enabled, opening up the possibility of directly sensing functions of the values stored in multiple rows using a single access. We propose modifications to STT-MRAM peripheral circuits that leverage this principle to perform logic, arithmetic, and complex vector operations. We address the challenge of reliable in-memory computing under process variations by extending ECC schemes to detect and correct errors that occur during CiM operations. We also address the question of how STT-CiM should be integrated within a general-purpose computing system. To this end, we propose architectural enhancements to processor instruction sets and on-chip buses that enable STT-CiM to be utilized as a scratchpad memory. Finally, we present data mapping techniques to increase the effectiveness of STT-CiM. We evaluate STT-CiM using a device-to-architecture modeling framework, and integrate cycle-accurate models of STT-CiM with a commercial processor and on-chip bus (Nios II and Avalon from Intel). Our system-level evaluation shows that STT-CiM provides system-level performance improvements of 3.93x on average (upto 10.4x), and concurrently reduces memory system energy by 3.83x on average (upto 12.4x).

연구 동기 및 목표

• 현대 컴퓨팅 시스템에서 증가하는 프로세서-메모리 간 데이터 전송 병목 현상을 해결한다.
• STT-MRAM의 저항 특성을 활용하여 메모리 내 계산을 위해 동시에 다중 워드라인 액세스를 가능하게 한다.
• 공정 변동에 대응한 신뢰성 있는 계산을 확보하기 위해 CiM 전용 오류에 대응하는 확장된 ECC 체계를 제공한다.
• 명령어 세트와 버스 확장을 통해 STT-CiM을 일반 목적 프로세서 시스템에 통합한다.
• 메모리 계층 내 최적의 데이터 매핑 기법을 통해 효과를 극대화한다.

제안 방법

• STT-MRAM 어레이에서 동시에 여러 워드라인을 활성화하여 다수의 비트셀을 단일 비트라인에 연결함으로써, 복합 전류를 집합적으로 감지할 수 있도록 한다.
• 다양한 전류 합을 구분할 수 있도록 조절 가능한 기준 전류를 갖춘 향상된 감지 회로를 설계하여 논리 함수(OR, NOR, AND, NAND, XOR)를 계산한다.
• 읽기/쓰기 동작 외에도 메모리 내 계산 중 발생하는 오류를 탐지하고 수정하기 위해 오류 수정 코드(ECC) 체계를 확장한다.
• Nios II 프로세서에 새로운 명령어와 온칩 버스 프로토콜을 추가하여 소프트웨어가 CiM 연산을 직접 활용할 수 있도록 한다.
• Nios II 프로세서와 Avalon 버스를 기반으로 사이클 정밀도 모델을 통합하여 시스템 수준 평가를 수행한다.
• 자주 액세스되는 데이터를 STT-CiM에 매핑하기 위한 데이터 매핑 기법을 개발하여 성능 및 에너지 효율을 극대화한다.

실험 결과

연구 질문

• RQ1 STT-MRAM의 저항 특성을 활용하여 동시에 다중 워드라인 활성화를 통해 메모리 내 논리 및 산술 연산을 수행할 수 있는가?
• RQ2 STT-MRAM의 제한된 터널링 자기저항 및 공정 변동 조건에서 메모리 내 계산 중 오류 복구를 어떻게 보장할 수 있는가?
• RQ3 일반 목적 프로세서 시스템 내에서 프로그래머블 스크래치패드로 STT-CiM을 통합하기 위해 필요한 아키텍처 확장은 무엇인가?
• RQ4 데이터 매핑 전략은 STT-CiM의 성능 및 에너지 이점 극대화에 얼마나 효과적인가?
• RQ5 실제 프로세서 환경에서 STT-CiM을 통합했을 때의 종단 간 시스템 수준 성능 향상과 에너지 절감은 어느 정도인가?

주요 결과

• STT-CiM은 시험된 워크로드에서 평균 3.93배의 시스템 수준 성능 향상을 기록하였으며, 최대 10.4배의 향상을 달성했다.
• 아키텍처는 메모리 시스템의 에너지 소비를 평균 3.83배 감소시켰으며, 최대 12.4배의 감소를 기록했다.
• 확장된 ECC 체계는 메모리 내 계산 중 발생하는 오류를 효과적으로 탐지하고 수정하여 공정 변동 조건에서도 신뢰도를 향상시켰다.
• 명령어 세트 및 버스 확장을 통해 STT-CiM을 스크래치패드로 통합함으로써 소프트웨어가 메모리 내 계산을 투명하게 활용할 수 있게 되었다.
• 최적의 데이터 매핑 기법은 STT-CiM의 활용도를 크게 향상시켜 성능 및 에너지 이점을 극대화했다.
• Nios II 및 Avalon 버스의 사이클 정밀도 모델을 사용한 시스템 수준 평가를 통해 STT-CiM의 실용성과 실세계 컴퓨팅 환경에서의 뚜렷한 성능 향상이 확인되었다.