[논문 리뷰] Data Structure Primitives on Persistent Memory: An Evaluation

Philipp Götze, Arun Kumar Tharanatha외 1명|arXiv (Cornell University)|2020. 01. 07.

Advanced Data Storage Technologies참고 문헌 20인용 수 6

한 줄 요약

이 논문은 기존의 트리 기반 설계를 기본 구성 요소로 분해함으로써 지속성 메모리(PMem)를 위한 저수준 데이터 구조 원형을 평가한다. 실제 PMem 하드웨어를 사용하여 최적의 원형—예를 들어 데이터 노드에 비트맵을 사용한 해시 프로빙, 내부 노드에 정렬된 레이아웃—을 식별하며, 왈작성, 포인트 쿼리, 반복 처리가 많은 워크로드에 대한 성능 트레이드오프와 설계 지침을 제공한다.

ABSTRACT

Persistent Memory (PMem), as already available, e.g., with Intel Optane DC Persistent Memory, represents a very promising, next-generation memory solution with a significant impact on database architectures. Several data structures for this new technology and its properties have already been proposed. However, primarily only complete structures are presented and evaluated. Thus, the implications of the individual ideas and PMem features are concealed. Therefore, in this paper, we disassemble the structures presented so far, identify their underlying design primitives, and assign them to appropriate design goals regarding PMem. As a result of our comprehensive experiments on real PM hardware, we can reveal the trade-offs of the primitives for various access patterns. This allowed us to pinpoint their best use cases as well as vulnerabilities. Besides our general insights regarding PMem-based data structure design, we also discovered new combinations not examined in the literature so far.

연구 동기 및 목표

• PMem 데이터 구조의 단일 평가를 넘어서 그 기초가 되는 저수준 설계 원형을 분석하고자 한다.
• PMem 전용 과제인 왈작성 증가, 지속성, 일관성과 같은 문제를 해결하는 핵심 원형을 식별하고 분류하고자 한다.
• Intel Optane DC 지속성 메모리 하드웨어에서 실제 워크로드 패턴을 기반으로 이러한 원형을 평가하고자 한다.
• PMem 최적화된 데이터 구조를 개발하는 데이터베이스 및 시스템 연구자들에게 실질적인 설계 통찰력과 성능 트레이드오프를 제공하고자 한다.
• 특히 하이브리드 DRAM/PMem 시스템을 위한 기존 문헌에서 다루지 않은 새로운 원형 조합을 발견하고자 한다.

제안 방법

• B+트리, 스킵리스트, LSM-트리 등의 기존 PMem 데이터 구조를 해싱, 비트맵, 간접 참조, 정렬된 레이아웃 등의 원자적 설계 원형으로 분해한다.
• 각 원형을 쓰기 횟수 감소, 세밀한 액세스 가능, 일관성 및 내구성 확보의 세 가지 핵심 설계 목표 중 하나에 매핑한다.
• 실제 DCPMM 하드웨어에서 마이크로벤치마크를 사용해 10종의 별도된 저수준 액세스 패턴(예: 검색, 삽입, 삭제, 반복)을 정의하고 평가한다.
• Intel의 메모리 지연 체크기 및 유연한 I/O 테스터를 사용해 제어된 조건에서 지연 및 성능을 측정한다.
• PMDK 트랜잭션과 수동으로 작성한 원자성 메커니즘을 비교하여 성능 오버헤드를 평가한다.
• 성능이 중요한 워크로드를 위한 하이브리드 DRAM/PMem 아키텍처를 제안하며, 내부 노드는 DRAM에, 데이터 노드는 PMem에 저장한다.

실험 결과

연구 질문

• RQ1 다양한 액세스 패턴(예: 포인트 쿼리, 스캔, 업데이트)에 대해 PMem 상의 저수준 데이터 구조 원형 중 어떤 것이 가장 뛰어난 성능을 보이는가?
• RQ2 해싱 + 비트맵, 간접 참조 + 정렬된 레이아웃 등의 원형 조합이 성능과 왈작성 증가에 어떤 영향을 미치는가?
• RQ3 PMDK 트랜잭션을 사용할 경우와 사용자 정의 원자성 업데이트 메커니즘을 사용할 경우의 성능 영향은 어떠한가?
• RQ4 메모리 레이아웃(예: 256B 대비 1KB 노드 크기)과 캐시라인 정렬은 실제 DCPMM 하드웨어에서 성능에 어떤 영향을 미치는가?
• RQ5 PMem 데이터 구조에서 성능 저하 요인은 무엇이며, 원형 선택과 할당 전략을 통해 어떻게 이를 완화할 수 있는가?

주요 결과

• 포인트 쿼리와 삭제가 많은 워크로드에서 데이터 노드에 비트맵을 사용한 해시 프로빙(1 KiB 크기)이 가장 뛰어난 종합 성능을 보였다.
• DRAM에 저장된 내부 노드에서 간접 참조와 정렬된 레이아웃을 사용하면 포인터 추적에 의한 성능 저하가 크게 감소하고 탐색 효율성이 향상된다.
• PMDK 트랜잭션은 상당한 오버헤드를 유발하며, 수동으로 작성한 원자성 업데이트보다 최대 10배 느리다. 이는 성능이 중요한 응용 프로그램에 적합하지 않다.
• 캐시라인에 순차적으로 액세스하는 것이 비순차적 액세스보다 훨씬 빠르며, 캐시라인 간을 뛰어넘는 액세스는 간접 참조 및 반복 패턴에서 특히 성능 저하를 초래한다.
• PMem 할당은 비용이 높으며, 그룹 할당과 노드 재사용을 통해 최소화해야 한다. 빈번한 할당/해제는 성능에 심각한 영향을 미친다.
• PMem 기반 인덱스 구조의 최적 노드 크기는 256바이트에서 1 KiB 사이에 위치하며, 쓰기 결합 버퍼 효율성과 검색 구조 오버헤드 사이의 균형을 고려할 때 최적이다.