[논문 리뷰] Design of a Superconducting Multiflux Non-Destructive Readout Memory Unit

Beyza Zeynep Ucpinar, Yasemin Kopur외 3명|arXiv (Cornell University)|2023. 09. 26.

Semiconductor materials and devices인용 수 4

한 줄 요약

이 논문은 빠른 단일 스위프 펄스(RSFQ) 기술에 기반한 국소 피드백 배선 구조를 사용하여 단일 및 다중 플럭스온 저장 기능을 갖춘 초전도 Non-Destructive Readout (NDRO) 메모리 유닛을 제안한다. 이 설계는 1비트 NDRO에 대해 64%의 여유를 확보하고 2비트 M-NDRO에 대해 20%의 여유를 확보하여 초고속, 고밀도의 초저온 메모리 구현을 가능하게 하며, 초고속 SFQ 펄스 전파와 최적화된 조셉슨 전송선을 활용해 리프레시 오버헤드를 최소화한다.

ABSTRACT

Due to low power consumption and high-speed performance, superconductor circuit technology has emerged as an attractive and compelling post-CMOS technology candidate. However, the design of dense memory circuits presents a significant challenge, especially for tasks that demand substantial memory resources. While superconductor memory cells offer impressive speed, their limited density is the primary yet-to-be-solved challenge. This study tackles this challenge head-on by introducing a novel design for a Non-Destructive Readout (NDRO) memory unit with single or multi-fluxon storage capabilities within the same circuit architecture. Notably, single storage demonstrates a critical margin exceeding 20\%, and multi-fluxon storage demonstrates 64\%, ensuring reliable and robust operation even in the face of process variations. These memory units exhibit high clock frequencies of 10GHz. The proposed circuits offer compelling characteristics, including rapid data propagation and minimal data refreshment requirements, while effectively addressing the density concerns associated with superconductor memory, doubling the memory capacity while maintaining the high throughput speed.

연구 동기 및 목표

• 후기-CMOS 컴퓨팅의 핵심 장애 요소인 초전도 회로의 낮은 메모리 밀도 문제를 해결한다.
• 냉각 조건에서 작동하는 초전도 컴퓨팅 시스템과 호환되는 확장 가능한 고속 메모리 아키텍처를 개발한다.
• 최소한의 리프레시 요구 조건으로 비파괴적 읽기 기능을 실현하여 효율성과 처리 능률을 향상시킨다.
• 파rameter 조정을 통해 1비트 및 2비트 저장을 모두 지원하는 통합 회로 아키텍처를 설계한다.
• 높은 설계 여유를 통해 공정 변동에 대한 강건한 운영을 확보한다.

제안 방법

• 읽기 후 빠른 데이터 재로딩을 가능하게 하기 위해 조셉슨 전송선(JTL), 분할기(SPL), 집중 버퍼(CBU)를 사용한 국소 피드백 배선 구조를 구현한다.
• NDRO 셀에서 1비트를 단일 플럭스온으로 표현하고, M-NDRO 셀에서 2비트를 다중클록 생성기(MCG)와 리셋 생성기(RG)를 통해 3개의 플럭스온으로 표현한다.
• SFQ 펄스의 내재된 고속성을 활용해 데이터 리프레시 시간을 최소화하며, CBU 타이밍을 복구 수단으로 활용한다.
• 10GHz 동작을 지원하기 위해 전파 지연을 최소화하는 기본 배선 셀(JTL, SPL, CBU)을 최적화한다.
• 구조적 변경 없이 저장 루프의 파rameter 조정을 통해 다양한 플럭스온 저장 수준을 구현한다.
• 공정 변동에 대한 강건성 평가를 위해 qCS 소프트웨어를 활용한 여유 분석을 수행한다.

실험 결과

연구 질문

• RQ1 동일한 초전도 회로 아키텍처가 1비트 및 2비트 비파괴적 읽기 메모리 모두를 고신뢰성으로 지원할 수 있는가?
• RQ2 국소 피드백 배선 구조는 초전도 메모리에서 리프레시 시간을 최소화하고 고속 작동을 가능하게 하는가?
• RQ3 공정 변동 하에서 1비트 및 2비트 NDRO 셀의 실현 가능한 설계 여유는 얼마인가?
• RQ4 다중 플럭스온 저장은 확장 가능한 초저온 메모리 설계에서 효율적으로 구현될 수 있는가?
• RQ5 다중클록 생성기와 리셋 생성기를 사용할 경우 M-NDRO 셀에서 카운터 기능이 얼마나 잘 작동하는가?

주요 결과

• 1비트 NDRO 메모리 유닛은 64%의 임계 여유를 확보하여 공정 변동에 대한 강력한 내성을 입증한다.
• 2비트 M-NDRO 메모리 유닛은 20%의 여유를 확보하여 복잡도 증가에도 불구하고 뛰어난 강건성을 입증한다.
• 양측 메모리 유닛은 최대 10GHz의 클럭 주파수에서 작동하여 고처리 능력의 데이터 처리를 가능하게 한다.
• 국소 피드백 배선 구조는 거의 즉각적인 데이터 재로딩을 가능하게 하여 리프레시 오버헤드를 극도로 낮춘다.
• M-NDRO 회로는 설정 및 리셋 신호를 통해 증가 및 감소 연산을 성공적으로 구현하여 플럭스 기반 카운터로 기능한다.
• 공유 배선과 확장 가능한 파rameter 조정 덕분에 제안된 아키텍처는 단일 플럭스온 설계 대비 메모리 용량을 두 배로 증가시키며, 고속 및 저전력 유지한다.