[논문 리뷰] Design space exploration for image processing architectures on FPGA targets

Chandrajit Pal, Avik Kotal외 3명|arXiv (Cornell University)|2014. 04. 15.

CCD and CMOS Imaging Sensors참고 문헌 5인용 수 3

한 줄 요약

이 논문은 소프트웨어 이식보다 높은 계산 처리량과 효율성을 달성하기 위해 하드웨어 병렬성과 최적화 기법을 활용하여 FPGA 상의 이미지 처리 아키텍처에 대한 설계 공간 탐색(DSE)을 위한 체계적인 방법론을 제시한다. 파이pline 처리, 자원 공유 및 고수준 합성 기법을 통해 이미지 처리 알고리즘을 FPGA에 매핑하기 위해 변환함으로써, 저자들은 실시간 이미지 처리 응용 분야에서 뚜렷한 성능 향상을 입증한다.

ABSTRACT

Due to the emergence of embedded applications in image and video processing, communication and cryptography, improvement of pictorial information for better human perception like deblurring, denoising in several fields such as satellite imaging, medical imaging, mobile applications etc. are gaining importance for renewed research. Behind such developments, the primary responsibility lies with the advancement of semiconductor technology leading to FPGA based programmable logic devices, which combines the advantages of both custom hardware and dedicated DSP resources. In addition, FPGA provides powerful reconfiguration feature and hence is an ideal target for rapid prototyping. We have endeavoured to exploit exceptional features of FPGA technology in respect to hardware parallelism leading to higher computational density and throughput, and have observed better performances than those one can get just merely porting the image processing software algorithms to hardware. In this paper, we intend to present an elaborate review, based on our expertise and experiences, on undertaking necessary transformation to an image processing software algorithm including the optimization techniques that makes its operation in hardware comparatively faster.

연구 동기 및 목표

• 의료 영상, 위성 영상, 모바일 응용 분야 등 임베디드 시스템에서 실시간 이미지 처리에 대한 수요 증가에 대응하기 위해.
• 소프트웨어 기반 구현의 한계를 극복하기 위해 FPGA 상의 하드웨어 병렬성을 활용하기 위해.
• FPGA 타겟에 최적화된 이미지 처리 알고리즘을 위한 체계적인 설계 공간 탐색 프레임워크를 개발하기 위해.
• 단순한 하드웨어 이식을 넘어서 계산 밀도와 처리량을 향상시키기 위해.
• 최적화 기법을 활용하여 이미지 처리 워크로드를 FPGA에 매핑하기 위한 실용적인 방법론을 제공하기 위해.

제안 방법

• C/C++로 작성된 이미지 처리 알고리즘을 FPGA 구현을 위한 RTL로 변환하기 위해 고수준 합성(HLS)을 적용하기 위해.
• 계산 단계를 겹치게 하여 처리량을 증가시키기 위해 파이pline 처리를 활용하기 위해.
• 다양한 연산 간에 하드웨어 컴포넌트를 재사용함으로써 면적 오버헤드를 감소시키기 위해 자원 공유를 사용하기 위해.
• 이미지 처리 커널 내부의 본질적 동시성을 활용하기 위해 데이터 병렬성을 구현하기 위해.
• 성능, 면적, 전력 소비 간의 균형을 도모하기 위해 반복적인 설계 공간 탐색을 수행하기 위해.
• 실제 이미지 처리 워크로드를 활용한 FPGA 플랫폼에서의 프로토타이핑을 통해 접근 방식을 검증하기 위해.

실험 결과

연구 질문

• RQ1 어떻게 하면 소프트웨어에서 하드웨어로의 이미지 처리 알고리즘 이행을 효과적으로 수행할 수 있는가?
• RQ2 어떤 최적화 기법이 FPGA 상에서 처리량, 면적, 전력 소비 간의 최적 균형을 달성하는가?
• RQ3 FPGA 기반 아키텍처는 어떤 정도까지 소프트웨어 구현보다 이미지 처리 워크로드에서 뛰어난 성능을 낼 수 있는가?
• RQ4 어떤 체계적인 방법론이 FPGA 상의 이미지 처리를 위한 효과적인 설계 공간 탐색을 지원하는가?
• RQ5 파이pline 처리와 자원 공유 기법은 FPGA 설계의 성능과 자원 활용도에 어떤 영향을 미치는가?

주요 결과

• 제안된 DSE 방법론은 직접적인 소프트웨어 이식 대비 뚜렷한 성능 향상을 이끌어내어 더 높은 처리량과 계산 밀도를 달성한다.
• 파이pline 처리와 자원 공유 기법은 이미지 처리 커널에서 높은 처리량을 유지하면서도 면적 사용을 효과적으로 감소시킨다.
• FPGA 상의 하드웨어 병렬성 덕분에 데블러링 및 노이즈 제거와 같은 계산적으로 부담스러운 이미지 연산을 실시간으로 처리할 수 있다.
• 고수준 합성을 활용함으로써 FPGA 프로토타이핑 속도가 향상되고 다양한 설계 대안의 신속한 탐색이 가능해진다.
• 이 방법론은 의료 영상 및 위성 영상과 같은 임베디드 이미지 처리 응용 분야에서 실현 가능하고 효과적임을 입증한다.
• FPGA 재구성 기능 덕분에 빠른 프로토타이핑이 가능하여 구현까지의 시간이 단축된다.