[논문 리뷰] Designing fault-tolerant circuits using detector error models

Peter-Jan H. S. Derks, Alex Townsend-Teague외 2명|arXiv (Cornell University)|2024. 07. 18.

Radiation Effects in Electronics인용 수 4

한 줄 요약

이 논문은 표면 코드에서 측정 오류에 대한 더 높은 내성, 색 코드에서 더 짧은 측정 스케줄링, 더 효율적인 고장내성 논리 측정 절차를 확보하기 위해 세 가지 추상 수준(심호 추출, 측정 스케줄링, 논리 게이트 가젯)에서 고장내성 양자 회로 설계를 위한 강력한 프레임워크인 검출기 오류 모델(DEMs)을 소개한다. 이는 현실적인 노이즈 모델 하에서 DEM 기반 분석과 시뮬레이션을 통해 검증되었다.

ABSTRACT

Quantum error-correcting codes, such as subspace, subsystem, and Floquet codes, are typically constructed within the stabilizer formalism, which does not fully capture the idea of fault-tolerance needed for practical quantum computing applications. In this work, we explore the remarkably powerful formalism of detector error models, which fully captures fault-tolerance at the circuit level. We introduce the detector error model formalism in a pedagogical manner and provide several examples. Additionally, we apply the formalism to three different levels of abstraction in the engineering cycle of fault-tolerant circuit designs: finding robust syndrome extraction circuits, identifying efficient measurement schedules, and constructing fault-tolerant procedures. We enhance the surface code's resistance to measurement errors, devise short measurement schedules for color codes, and implement a more efficient fault-tolerant method for measuring logical operators.

연구 동기 및 목표

• 고장내성 양자 회로를 표현하기 위한 표준화되고 디코더 사용에 적합한 형식이 부족한 문제를 해결하기 위해.
• 검출기 오류 모델(DEMs)이 모든 수준의 회로 추상화에서 오류 수정 능력을 검증하기 위한 통합적이고 정보가 풍부한 프레임워크를 제공함을 보여주기 위해.
• 실제 노이즈 조건 하에서 DEMs를 사용하여 심호 추출 회로, 측정 스케줄링, 논리 가젯을 설계하고 최적화함으로써 내성과 효율성을 향상시키기 위해.
• DEMs가 다양한 양자 오류 수정 코드 간에 체계적이고 확장 가능한 고장내성 절차 설계를 가능하게 하는가를 보여주기 위해.

제안 방법

• 저자는 클리포드 회로에 대한 오류 전파 및 감지 정보를 모두 포함하는 회로 수준 표현으로서 검출기 오류 모델(DEMs)을 체계화한다.
• DEMs를 사용하여 측정 편향 노이즈 조건 하에서 표면 코드의 심호 추출 회로를 분석하고 최적화함으로써 측정 오류에 대한 내성은 두 배로 향상시켰다.
• 검출기 의존성과 오류 전파를 모델링함으로써 색 코드에 대한 컴팩트한 측정 스케줄링을 체계적으로 생성하는 방법을 개발했다.
• 오류 탐지 기반 검증을 사용하여 새로운 고장내성 논리 측정 가젯을 설계함으로써 기존 방법보다 시간 오버헤드를 감소시켰다.
• 이 프레임워크는 세 수준의 추상화에 적용되었으며, 각각 심호 추출(회로 수준), 측정 스케줄링(시간), 논리 가젯(고수준 연산)이다.
• 초전도체 기반 및 측정 편향 노이즈를 포함한 현실적인 노이즈 모델 하에서의 시뮬레이션을 통해 성능 향상이 검증되었다.

실험 결과

연구 질문

• RQ1 검출기 오류 모델은 측정 오류에 더 강건한 심호 추출 회로를 체계적으로 설계하는 데 어떻게 활용될 수 있는가?
• RQ2 회로 깊이를 최소화하면서도 고장내성 유지가 가능한 색 코드의 최적 측정 스케줄은 무엇인가?
• RQ3 DEMs를 사용하여 오류 측정을 전면적으로 수행하는 것보다 시간 오버헤드를 줄일 수 있는 더 효율적인 고장내성 논리 측정 가젯을 구성할 수 있는가?
• RQ4 검출기 오류 모델의 구조는 회로의 논리 오류 비율에 어떻게 영향을 미치는가?
• RQ5 DEMs는 양자 오류 수정에서 회로 설계자와 디코더 간의 유니버설이고 표준화된 인터페이스로 기능할 수 있는가?

주요 결과

• 측정 편향 노이즈 조건 하에서 제안된 표면 코드 심호 추출 회로는 기존 설계 대비 측정 오류에 두 배로 더 강건하다.
• 육각형 격자상의 거리-3 및 거리-5 삼각형 색 코드에 대해, 새로운 측정 스케줄링은 이전에 알려진 스케줄링보다 더 짧다.
• 새로운 고장내성 논리 측정 가젯은 전체 심호 측정을 수행하는 대신 오류 탐지를 사용함으로써 시간 오버헤드를 감소시켜 효율성을 향상시켰다.
• DEMs 기반 프레임워크를 통해 논리 오류 임계값과 오류 전파 경로를 식별할 수 있었으며, 이는 타겟 기반의 회로 최적화를 가능하게 하였다.
• 시뮬레이션 결과, 새로운 회로들은 현실적인 노이즈 모델 하에서 메모리 실험과 안정성 실험 모두에서 낮은 논리 오류 비율을 유지하였다.
• 이 연구는 DEMs가 고장내성 회로 추상화의 모든 수준에서 설계 프로세스를 통합하고 간소화하는 데 기여할 수 있음을 보여주었다.