[논문 리뷰] Deterministic Computations on a PRAM with Static Processor and Memory Faults

Bogdan S. Chlebus, Leszek Gąsieniec외 1명|arXiv (Cornell University)|2017. 12. 31.

Cryptography and Data Security참고 문헌 43인용 수 11

한 줄 요약

이 논문은 정적 프로세서 및 메모리 장애를 가진 PRAM에서 고장 없는 PRAM의 결정론적 시뮬레이션을 정보 분산과 정렬된 트리 구조를 사용하여 효율적이고 고장 내성적인 메모리 액세스를 가능하게 하여 제시한다. 시뮬레이션은 단계당 O(log m)의 느림을 보이며, 사전처리 시간은 O((m/n + log n) log n)이므로, 일정 비율의 고장 요소가 존재하더라도 신뢰성 있는 실행을 보장한다.

ABSTRACT

We consider Parallel Random Access Machine (PRAM) which has some processors and memory cells faulty. The faults considered are static, i.e., once the machine starts to operate, the operational/faulty status of PRAM components does not change. We develop a deterministic simulation of a fully operational PRAM on a similar faulty machine which has constant fractions of faults among processors and memory cells. The simulating PRAM has $n$ processors and $m$ memory cells, and simulates a PRAM with $n$ processors and a constant fraction of $m$ memory cells. The simulation is in two phases: it starts with preprocessing, which is followed by the simulation proper performed in a step-by-step fashion. Preprocessing is performed in time $O((\frac{m}{n}+ \log n)\log n)$. The slowdown of a step-by-step part of the simulation is $O(\log m)$.

연구 동기 및 목표

• 정적 프로세서 및 메모리 고장을 가진 머신에서 PRAM 알고리즘의 신뢰성 있는 실행을 가능하게 하기 위해.
• 임의의 고장 분포에 대해 일정한 범위 내에서 적응 가능한 결정론적 시뮬레이션 메커니즘을 설계하기 위해.
• 고장 요소가 존재하더라도 빠르고 고장 내성적인 메모리 액세스를 보장하기 위해.
• 결정론적 액세스 패턴으로 인해 기능하는 프로세서가 고장 없는 메모리 셀을 찾을 수 없는 문제를 해결하기 위해.
• 최악의 고장 분포 하에서도 결정론적 행동을 유지하면서 중간 정도의 느림을 달성하기 위해.

제안 방법

• 사전처리 단계에서 기능하는 프로세서와 메모리 셀의 일정 비율을 신속한 액세스를 위한 데이터 구조로 정렬한다.
• 지역 범위 내에서 충분한 기능하는 메모리를 확보한 활성 프로세서들이 협동 액세스를 위해 프로세서 트리와 메모리 트리를 형성한다.
• 정보 분산을 통해 고장 분포와 관계없이 모든 프로세서가 입력에 접근할 수 있도록 보장한다.
• 메모리 접근 경로를 나타내는 이진 경로의 사전순 비교를 기반으로 하위 트리를 병합하여 정렬된 트리를 재귀적으로 구축한다.
• 병합 과정은 각 레벨당 일정 시간 연산을 파ip라인화하여 O(log m)의 구축 시간을 유지한다.
• 메모리 액세스는 메모리 트리에서의 이진 탐색을 통해 EREW, CREW, CRCW 모델 모두에서 단계당 O(log m) 시간 내에 수행된다.

실험 결과

연구 질문

• RQ1 정적 프로세서 및 메모리 고장을 가진 PRAM에서 결정론적 PRAM 알고리즘을 효율적으로 시뮬레이션할 수 있는가?
• RQ2 최악의 고장 분포 하에서도 기능하는 프로세서가 고장 없는 메모리 셀을 신뢰성 있게 찾을 수 있는가?
• RQ3 일정한 고장 한계 하에서 결정론적 시뮬레이션의 최소 느림은 얼마인가?
• RQ4 동시 읽기 기능에 의존하지 않고도 고장 내성적인 메모리 액세스 메커니즘을 구축할 수 있는가?
• RQ5 임의의 고장 배치가 존재하더라도 효율적인 사전처리 및 메모리 정렬이 가능한가?

주요 결과

• 사전처리 단계는 O((m/n + log n) log n) 시간 내에 실행되어 고장 내성 데이터 구조를 설정할 수 있다.
• 시뮬레이션 단계는 단계당 O(log m)의 느림을 보이며, 이는 EREW 모델에서 결정론적 액세스에 대해 최적이다.
• 모든 기능하는 프로세서가 정렬된 트리 구조를 통해 최종적으로 가상 메모리에 액세스할 수 있도록 보장한다.
• 이진 경로와 사전순 정렬의 사용은 O(log m) 시간 내에 정렬된 트리를 효율적으로 병합할 수 있도록 한다.
• 해결책은 EREW, CREW, CRCW 모든 PRAM 변종에 적용 가능하며, EREW 경우가 가장 복잡한 조율이 필요하다.
• 고장 요소의 수가 총 요소의 일정 비율 이내일 경우, 임의의 고장 분포 하에서도 시뮬레이션이 강건하게 유지된다.