[논문 리뷰] Development of Vertically Integrated Circuits for ILC Vertex Detectors

R. Lipton|arXiv (Cornell University)|2009. 01. 29.

3D IC and TSV technologies참고 문헌 2인용 수 5

한 줄 요약

이 논문은 국제 선형 충돌기(ILC)의 비틀림 검출기용으로 최초로 개발되고 테스트된 3차원 수직 통합 회로(VIP)에 대해 기술한다. 이는 통과 실리콘 비아(TSV)와 산화물 접합을 사용하여 CMOS 전자기기의 기능적 3단계를 쌓아 올린 것이다. 초기 VIP에서 누설 및 불일치로 인한 낮은 수율과 성능 문제에도 불구하고, 더 큰 트anz이스터와 재설계된 논리 회로를 갖춘 상업적 0.13 µm 3D 공정에서 제작된 향상된 VIP2b 칩은 향상된 신뢰성과 함께, 후면 접촉에 레이저 에너일을 사용하는 고급 3D 통합 기술을 활용한 저질량, 고밀도 비틀림 검출기의 길을 열어 놓았다.

ABSTRACT

We report on studies of vertically interconnected electronics (3D) performed by the Fermilab pixel group over the past two years. These studies include exploration of interconnect technology, backside thinning and laser annealing, the production of the first 3D chip for particle physics, the VIP, and plans for a commercial two-tier 3D fabrication run.

연구 동기 및 목표

• ILC 비틀림 검출기용 수직 통합 3D 회로를 개발하여 픽셀 당 처리 능력을 높이고 연결선 길이를 단축시킨다.
• 완전 탈전도 SOI 기술에서 최소 치수 트랜지스터와 동적 논리의 사용으로 인해 발생하는 누설 전류와 열악한 트랜지스터 매칭으로 인한 초기 3D 설계의 수율 및 성능 제한을 극복한다.
• 산화물 접합과 TSV를 사용하여 사전 박판 처리된 센서와 3D 읽기회로 IC를 통합함으로써 저질량, 고밀도 검출기 래더를 실현한다.
• 웨이퍼 박판 처리 후 상부 금속화를 보존하기 위해 저온 후면 접촉 공정을 개발한다.
• 연구 개발 중심의 3D 제조(미티-엘)에서 고량산 상업적 3D 공정(테자론/차르티지)으로의 전환을 통해 확장 가능하고 신뢰할 수 있는 생산을 실현한다.

제안 방법

• 0.18 µm SOI CMOS 공정을 사용하여 TSV와 산화물 접합을 통해 상호 연결된 3단계로 쌓인 VIP 칩을 제조하였다.
• 직접 결합 인터커넥트(DBI) 산화물 접합을 사용하여 웨이퍼를 접합한 후, 후면을 70 µm로 박판 처리하고 산화물 층을 관통하는 TSV를 형성하였다.
• 픽셀 논리의 최소화와 소비 전력의 4 mW/mm² 이하로 줄이기 위해 토큰 전달 읽기회로 방식을 구현하였다.
• 상부 표면의 온도가 100 °C를 초과하지 않도록 하는 저온 레이저 에너일 공정을 개발하여 후면 임플랜트를 활성화하였다.
• 마이크론 반도체에서 제공한 6" 테스트 웨이퍼를 사용하여 대규모 기판에서의 레이저 에너일을 검증하였으며, 탈전도 전압을 80 V에서 2.5 V로 감소시켰다.
• 3D ROIC을 DBI를 통해 센서 웨이퍼에 접합하고, TSV가 노출되도록 박판 처리한 후 상부 금속화를 통해 연결하는 래더 아키텍처를 설계하였다.

실험 결과

연구 질문

• RQ1 통과 실리콘 비아와 산화물 접합을 사용한 3D 수직 통합 회로가 고속, 저질량 입자 물리 환경에서 신뢰성 있게 작동할 수 있는가?
• RQ2 입자 검출기용 초기 3D CMOS 칩에서 주요 고장 메커니즘은 무엇이며, 설계 및 공정 개선을 통해 어떻게 완화할 수 있는가?
• RQ3 박판 처리된 실리콘에서 레이저 에너일을 통해 효과적인 후면 옹호 접촉을 구현할 수 있는가? 이 과정에서 사전 제작된 상부 금속화가 손상되지 않는가?
• RQ4 MIT-LL 기반의 연구 개발 중심 3D 제조에서 테자론/차르티지 기반 상업적 3D 공정으로의 스케일링이 검출기 응용 분야의 수율, 성능 및 신뢰성에 어떤 영향을 미치는가?
• RQ5 3D ROIC-센서 아키텍처를 설계하여 드리프트 기반 전하 수확과 함께 저질량을 실현할 수 있는 완전 탈전도 센서를 구현할 수 있는가?

주요 결과

• VIP 칩은 읽기회로 토큰 전파, 임계값 스캔, 타임스탬프 기록, 스퍼스피티드 데이터 읽기회로 기능을 성공적으로 구현하였으며, 3D 비아에 기인한 결함은 발견되지 않았다.
• 초기 수율은 낮았으며, 기능을 완전히 수행하는 칩은 몇 개에 불과했으며, 주로 보호 다이오드의 고누설 전류와 전류 미러 매칭 부족이 원인이다.
• 성능 문제의 원인은 완전 탈전도 SOI 공정의 공정 민감도에 기인하며, 최소 치수 트랜지스터와 동적 논리의 사용이 이를 악화시켰다.
• VIP2b 칩은 상업적 0.13 µm 3D 공정에 제출되었으며, 더 큰 트랜지스터(0.45 µm), 중복 비아, 동적 논리 제거를 통해 신뢰성이 크게 향상되었다.
• 레이저 에너일은 최소한의 열 노출로 효과적인 후면 도핑을 가능하게 하여 6" 웨이퍼에서 탈전도 전압을 80 V에서 2.5 V로 감소시켰으며, 수용 가능한 누설 전류를 유지하였다.
• 3D 래더 설계를 통해 박판 처리 후 TSV가 노출된 센서 통합이 가능해져, 알려진 양호한 ROIC를 사용하고 레티클 스티칭이 줄어든 저질량, 고밀도 어레이를 실현할 수 있었다.