[논문 리뷰] DSAC: Low-Cost RowHammer Mitigation Using In-DRAM Stochastic and Approximate Counting Algorithm

Seungki Hong, Dongha Kim외 5명|arXiv (Cornell University)|2023. 02. 07.

Low-power high-performance VLSI design인용 수 15

한 줄 요약

DSAC는 Rowhammer와 Passing Gate Effect를 완화하기 위해 In-DRAM 확률적 및 근사 카운팅과 Time-Weighted Counting을 도입하여, 기존의 카운터 기반 방법들보다 최대 교란(Maximum Disturbance)을 49x 낮춥니다.

ABSTRACT

This paper provides the fundamental mechanisms of two types of row activation-induced bit flips and proposes in-DRAM protection techniques. RowBleed occurs when a victim row experiences charge leakage due to transistor's threshold voltage lowering induced by long activation of a neighboring aggressor row. Therefore, this paper proposes Time-Weighted Counting for RowBleed mitigation, which assigns greater counter weights to rows that are activated for longer durations. On the other hand, RowHammer occurs when a victim row experiences electron injection due to frequent activation of a neighboring aggressor row. Similarly, Extended RowHammer, the phenomenon where victim rows are two rows beyond aggressor rows, is also caused by electron injection due to frequent activation of a neighboring aggressor row. Consequently, accurate detection of aggressor rows is crucial. Therefore, this paper proposes RowHammer mitigation algorithm named DSAC (in-DRAM Stochastic and Approximate Counting algorithm), which utilizes a replacement probability that adjusts based on the count of the old row. This paper introduces a RowHammer protection index called Maximum Disturbance, which measures the maximum accumulated number of row activations within an observation period. The experimental results demonstrate that DSAC can achieve 133x lower Maximum Disturbance than the state-of-the-art counter-based algorithm.

연구 동기 및 목표

• 두 가지 활성화로 인한 비트 플립(Passing Gate Effect 및 Rowhammer)과 그것들의 시스템 수준 영향 이해.
• 확률적 대체와 근사 카운팅을 사용하여 decoy-rows를 필터링하는 인-DRAM DSAC 제안.
• Time-Weighted Counting으로 Passing Gate Effect 완화.
• MR4가 활성화된 시스템을 처리하기 위해 MPA_tREFIe와 연결된 적응형 TRR 임계값(TRR_TH) 개발.

제안 방법

• 확률적 대체를 포함한 인-DRAM DSAC 도입으로 decoy-rows 필터링.
• 면적 감소를 위해 근사 카운팅(공간 절약 방식) 적용.
• Passing Gate Effect 완화를 위한 W_C = alpha * log2(tRAS / tRASmin)로 Time-Weighted Counting 구현.
• MR4 대응을 위한 RH_TH 및 MPA_tREFIe 기반의 적응형 TRR_TH 정의.
• 네 가지 카운트 테이블, PRNG 시드 믹서, LFSR, 확률 LUT, P(r) = 1 / (min_cnt + 1)인 DSAC 알고리즘을 갖춘 아키텍처 제시.
• Ce (count error) 경계 및 면적 추정치를 보이는 의사코드와 분석 제공.

실험 결과

연구 질문

• RQ1 decoy-rows를 카운터 예산이 엄격한 상황에서 어떻게 필터링하고 Rowhammer 탐지를 보존할 수 있는가.
• RQ2 in-DRAM DSAC가 MR4와 같은 메모리 표준 제약 하에서 효과적인 TRR을 유지할 수 있는가.
• RQ3 double-sided hammer에 대응하기 위해 MPA_tREFIe의 변화에 따라 TRR_TH를 어떻게 적응시켜야 하는가.
• RQ4 DSAC로 얻을 수 있는 Rowhammer 완화(최대 교란) 향상은 어느 정도인가?

주요 결과

• DSAC는 상태의 최첨단 카운터 기반 알고리즘보다 49x 낮은 최대 교란을 달성한다.
• Time-Weighted Counting은 더 긴 활성화에 가중치를 둬 Passing Gate Effect를 완화한다.
• DSAC는 확률적 대체를 통해 decoy-rows를 필터링하여 카운트 테이블의 Rowhammer 행을 보존한다.
• 적응형 TRR_TH가 MR4 시나리오에서 보호를 개선한다.
• 아키텍처는 확장 가능한 카운터 예산을 지원하며 여전히 효과적인 TRR 작동을 유지한다.