[논문 리뷰] Efficient Analog Circuits for Boolean Satisfiability

Xunzhao Yin, Behnam Sedighi외 4명|arXiv (Cornell University)|2016. 06. 22.

Quantum Computing Algorithms and Architecture참고 문헌 26인용 수 3

한 줄 요약

이 논문은 3-SAT 문제를 나노초 만에 해결하는 새로운 아날로그 공처리기인 AC-SAT를 제안한다. 이는 연속시간 동역학계(CTDS)를 기반으로 하며, CMOS 회로 설계를 통해 실현된다. SPICE 시뮬레이션 결과, 50개 변수와 212개 절약을 가진 어려운 3-SAT 인스턴스에서 최신 디지털 SAT 솔버인 MiniSat에 비해 최대 10⁴×의 속도 향상을 보였다.

ABSTRACT

Efficient solutions to NP-complete problems would significantly benefit both science and industry. However, such problems are intractable on digital computers based on the von Neumann architecture, thus creating the need for alternative solutions to tackle such problems. Recently, a deterministic, continuous-time dynamical system (CTDS) was proposed (Nat.Phys. {\bf 7}(12), 966 (2011)) to solve a representative NP-complete problem, Boolean Satisfiability (SAT). This solver shows polynomial analog time-complexity on even the hardest benchmark $k$-SAT ($k \geq 3$) formulas, but at an energy cost through exponentially driven auxiliary variables. This paper presents a novel analog hardware SAT solver, AC-SAT, implementing the CTDS via incorporating novel, analog circuit design ideas. AC-SAT is intended to be used as a co-processor and is programmable for handling different problem specifications. It is especially effective for solving hard $k$-SAT problem instances that are challenging for algorithms running on digital machines. Furthermore, with its modular design, AC-SAT can readily be extended to solve larger size problems, while the size of the circuit grows linearly with the product of the number of variables and number of clauses. The circuit is designed and simulated based on a 32nm CMOS technology. SPICE simulation results show speedup factors of $\sim$10$^4$ on even the hardest 3-SAT problems, when compared with a state-of-the-art SAT solver on digital computers. As an example, for hard problems with $N=50$ variables and $M=212$ clauses, solutions are found within from a few $ns$ to a few hundred $ns$.

연구 동기 및 목표

• 바이오 네움형 디지털 아키텍처에서 NP-완전 문제인 부울 만족 가능성 문제(SAT)의 비가역성 문제를 해결한다.
• 제약 밀도(M/N ≈ 4–5)가 높은 어려운 문제 인스턴스에서 지수 시간 복잡도에 빠지는 디지털 SAT 솔버의 한계를 극복한다.
• 연속시간 동역학을 활용해 다항 시간 내에 계산을 수행할 수 있는 하드웨어 효율적이고 프로그래머블한 아날로그 솔루션을 개발한다.
• 문제 크기에 비례해 선형적으로 증가하는(N × M) 확장 가능한 모듈러 아날로그 회로를 설계하여 공처리기로의 통합에 적합하게 한다.
• 특히 어려운 SAT 인스턴스에서 에너지를 소비함으로써 계산 시간을 단축시켜 디지털 대비 뚜렷한 성능 향상을 보이도록 한다.

제안 방법

• 이전 연구에서 제안된 연속시간 동역학계(CTDS)를 아날로그 회로로 실현하여, SAT 해가 시스템의 동역학적 흡인자로 나타나도록 한다.
• CTDS가 요구하는 보조 변수의 동역학을 실현하기 위해 세 가지의 서로 다른 회로 구조를 설계하여 내구성과 에너지 효율성을 확보한다.
• 고속 동작과 확장성을 위해 32nm CMOS 공정 노드를 사용하여 회로 설계 및 SPICE 시뮬레이션을 수행한다.
• 모든 셀이 변수 또는 절약에 대응하는 동일한 모듈러 어레이 아키텍처로 AC-SAT 아키텍처를 구성하여 더 큰 문제에의 확장 가능성을 확보한다.
• 초기 조건과 외부 제어 신호를 통해 솔버를 프로그래밍하여, 핵심 회로 재구성 없이도 다양한 SAT 인스턴스에 매핑할 수 있도록 한다.
• 다양한 문제 인스턴스와 초기 조건에 대응하기 위해 프로그래머블 바이어스 및 제어 논리를 통합하여 동적 재구성을 가능하게 한다.

실험 결과

연구 질문

• RQ1 연속시간 동역학계(CTDS)는 아날로그 하드웨어로 효과적으로 구현되어 3-SAT과 같은 NP-완전 문제를 1초 이내에 해결할 수 있는가?
• RQ2 CTDS 기반 아날로그 SAT 솔버는 최신 디지털 SAT 솔버와 비교해 속도 및 에너지 효율성 측면에서 어떤 성능을 보이는가?
• RQ3 아날로그 회로의 모듈러 및 프로그래머블 설계는 더 큰 SAT 문제 인스턴스에 얼마나 잘 확장될 수 있는가?
• RQ4 동역학계의 이론적 민감성에 비춰, 제조 공정 변동성과 노이즈에 대해 아날로그 구현은 얼마나 내구성이 있는가?
• RQ5 특히 제약 밀도가 높은 인스턴스에서 아날로그 공처리기는 디지털 ASIC 및 FPGA 가속기보다 성능이 뛰어나게 될 수 있는가?

주요 결과

• AC-SAT는 50개 변수와 212개 절약을 가진 어려운 3-SAT 인스턴스에서 몇 나노초에서 수백 나노초의 해답 시간을 기록한다.
• SPICE 시뮬레이션 결과, 가장 어려운 벤치마크 3-SAT 문제에서 최신 디지털 프로세서에서 실행되는 MiniSat에 비해 약 10⁴×의 속도 향상을 입증하였다.
• 더 높은 에너지 소비에도 불구하고, MiniSat의 예측된 디지털 ASIC 구현보다 런타임에서 600× 이상 빠른 성능을 보였다.
• 이론적 분석과 시뮬레이션 결과에 기반해, CTDS 기반 아날로그 시스템은 장치 변동성과 노이즈에 대해 뛰어난 내구성을 보였다.
• 모듈러 및 프로그래머블 설계 덕분에 문제 크기에 비례해 선형적으로 증가하는(N×M) 회로 크기로 더 큰 SAT 문제에 확장 가능하며, O(N×M)의 선형 증가를 보였다.
• 에너지 소비를 감수함으로써 계산 시간을 단축시키는 전략을 효과적으로 구현하여, 시간에 민감한 어려운 이산 최적화 문제의 가속화에 실현 가능한 길을 제시한다.