[논문 리뷰] Efficient Soft-Output Gauss-Seidel Data Detector for Massive MIMO Systems

Chuan Zhang, Zhizhen Wu외 3명|arXiv (Cornell University)|2018. 04. 17.

Advanced Wireless Communication Techniques참고 문헌 31인용 수 10

한 줄 요약

이 논문은 대규모 MIMO 시스템을 위한 효율적인 가우스-Seidel(GS)-기반 소프트아웃풋 데이터 검출기를 제안하며, 초기 해를 구하기 위해 2항 네이만 급수 전개(NSE)를 사용하여 수렴 속도를 가속화한다. VLSI 아키텍처는 128×8 MIMO 시스템에서 732 Mb/s의 Throughput를 달성하면서 근접-MMSE 오차율 성능을 유지하며, 기존 설계 대비 지연, 면적, 하드웨어 효율성 측면에서 뛰어난 성능를 보이며, 도전적인 전파 조건 하에서도 낮은 복잡도를 유지한다.

ABSTRACT

For massive multiple-input multiple-output (MIMO) systems, linear minimum mean-square error (MMSE) detection has been shown to achieve near-optimal performance but suffers from excessively high complexity due to the large-scale matrix inversion. Being matrix inversion free, detection algorithms based on the Gauss-Seidel (GS) method have been proved more efficient than conventional Neumann series expansion (NSE) based ones. In this paper, an efficient GS-based soft-output data detector for massive MIMO and a corresponding VLSI architecture are proposed. To accelerate the convergence of the GS method, a new initial solution is proposed. Several optimizations on the VLSI architecture level are proposed to further reduce the processing latency and area. Our reference implementation results on a Xilinx Virtex-7 XC7VX690T FPGA for a 128 base-station antenna and 8 user massive MIMO system show that our GS-based data detector achieves a throughput of 732 Mb/s with close-to-MMSE error-rate performance. Our implementation results demonstrate that the proposed solution has advantages over existing designs in terms of complexity and efficiency, especially under challenging propagation conditions.

연구 동기 및 목표

• 대규모 행렬 역행렬 계산으로 인해 최적의 선형 MMSE 검출의 계산 복잡도가 높아지는 문제를 해결하기 위해.
• 기존의 가우스-Seidel(GS)-기반 검출기의 느린 수렴 속도와 높은 하드웨어 복잡도 문제를 해결하기 위해.
• 소프트아웃풋 데이터 검출의 고스루풋, 저지연, 면적 효율적인 구현을 가능하게 하는 VLSI 아키텍처를 설계하기 위해.
• 실제 하드웨어 구현을 위한 낮은 워드길이와 고정소수점 산술을 사용함으로써 근접-MMSE 오차율 성능를 달성하기 위해.

제안 방법

• 가우스-Seidel(GS) 반복 방법의 수렴 속도를 가속화하기 위해 2항 네이만 급수 전개(NSE)를 초기 해로 사용한다.
• 대규모 MIMO에서 MMSE 필터링 행렬의 대각선 우세 성질을 활용하여 수렴 속도를 향상시킨다.
• 정규화된 그램 행렬을 위한 하드웨어 효율적인 데이터 압축/해제 압축 기법을 적용하여 워드길이와 면적을 감소시킨다.
• 헤르미트 대칭성을 활용한 저지연 NSE 계산 유닛을 포함한 파ip라인, 병렬 처리 기반 최적화된 VLSI 아키텍처를 설계한다.
• 모든 곱셈 연산을 DSP48 슬라이스로 매핑하고, 15비트 고정소수점 산술을 사용하며, 출력 정밀도를 10~12비트로 조정하여 면적과 전력 소모를 감소시킨다.
• 단 한 번의 반복(K=1)만을 가지는 새로운 반복적 GS 기반 알고리즘(IGS)을 도입하여 고성능를 유지하면서도 고스루풋을 달성한다.

실험 결과

연구 질문

• RQ1 2항 NSE 기반 초기 해가 대규모 MIMO 검출에서 GS 방법의 수렴 속도를 크게 가속화할 수 있는가?
• RQ2 K=1 반복인 제안된 IGS 알고리즘이 K=3 반복인 NSE 기반 방법 대비 성능와 복잡도에서 어떻게 비교되는가?
• RQ3 고스루풋, 저지연, 면적 효율적인 GS 기반 소프트아웃풋 검출의 VLSI 구현을 가능하게 하는 주요 아키텍처 최적화 기법은 무엇인가?
• RQ4 워드길이 감소와 함께 고정소수점 산술이 부동소수점 대비 오차율 성능 유지를 얼마나 잘 유지하는가?
• RQ5 고부하 또는 상관관계가 있는 채널 조건과 같은 도전적인 전파 조건 하에서 제안된 검출기는 어떻게 성능를 발휘하는가?

주요 결과

• 제안된 IGS 검출기는 Xilinx Virtex-7 FPGA에서 128×8 대규모 MIMO 시스템에서 732 Mb/s의 Throughput를 달성하며, 비교 설계들 대비 모든 측면에서 우수한 성능를 보였다.
• 고정소수점 산술을 사용함에도 불구하고 0.1% BER에서 0.05 dB 이내의 구현 손실을 보이며 근접-MMSE 오차율 성능를 달성했다.
• 제안된 아키텍처는 모든 비교 설계 중에서 가장 높은 Throughput/FF 비율(9,982 Mb/s per FF)과 두 번째로 높은 Throughput/LUT 비율(6,943 Mb/s per LUT)을 달성했다.
• 2항 NSE를 초기화로 사용함으로써 수렴 시간이 크게 단축되었으며, 특히 고부하 또는 상관관계가 있는 채널 조건에서 두드러진다.
• 최적화된 VLSI 아키텍처는 GS 반복 지연을 절반으로 줄였고, 낮은 자원 사용(35,721 슬라이스, 1,850 DSP48s)으로 308 MHz의 고주파수 클럭을 달성했다.
• K=3 반복일 경우에도 Throughput가 626 Mb/s를 유지하여 다양한 시스템 구성에서의 확장성과 강건성을 입증했다.