[논문 리뷰] Efficient Synthesis of Linear Reversible Circuits

K.N. Patel, Igor L. Markov외 1명|arXiv (Cornell University)|2003. 02. 03.

Quantum Computing Algorithms and Architecture참고 문헌 5인용 수 30

한 줄 요약

이 논문은 C-NOT 게이트를 사용하여 선형 역행렬 회로를 합성하기 위한 渐近적으로 최적의 알고리즘을 제안한다. 이 알고리즘은 $ O(n^2 / \log n) $ 개의 게이트와 $ O(n^3 / \log n) $ 의 런타임을 달성하여 표준 가우스 소거법보다 향상된다. 이 방법은 네 개의 러시안 기법에 영감을 받은 블록 단위 행렬 분해를 사용하여 양자 계산 및 역행렬 계산 응용 분야에서 더 빠르고 효율적인 회로 합성 가능성을 제공한다.

ABSTRACT

In this paper we consider circuit synthesis for n-wire linear reversible circuits using the C-NOT gate library. These circuits are an important class of reversible circuits with applications to quantum computation. Previous algorithms, based on Gaussian elimination and LU-decomposition, yield circuits with O(n^2) gates in the worst-case. However, an information theoretic bound suggests that it may be possible to reduce this to as few as O(n^2/log n) gates. We present an algorithm that is optimal up to a multiplicative constant, as well as Theta(log n) times faster than previous methods. While our results are primarily asymptotic, simulation results show that even for relatively small n our algorithm is faster and yields more efficient circuits than the standard method. Generically our algorithm can be interpreted as a matrix decomposition algorithm, yielding an asymptotically efficient decomposition of a binary matrix into a product of elementary matrices.

연구 동기 및 목표

• C-NOT 기반 회로에 대해 $O(n^2 / \log n)$ 게이트를 사용하는 합성 알고리즘을 개발하여 게이트 수와 런타임 면에서 渐近적으로 최적화된 결과를 달성한다.
• 기존에 알려진 최상의 상한과 정보 이론적 하한 $O(n^2 / \log n)$ 사이의 격차를 메운다.
• 표준 가우스 소거법이나 LU 분해와 같은 기존 방법보다 $O(n^3)$ 시간과 $O(n^2)$ 게이트를 요구하는 것을 개선한다.
• 양자 계산 및 $\mathbb{F}_2$ 위에서의 선형 대수에 적용 가능한 실용적이고 효율적인 회로 합성 방법을 제공한다.
• 유한 체에 대한 행렬로 이 접근법을 일반화하여 渐近적 복잡도를 $O(n^2 / \log_{|F|} n)$ 으로 향상시킨다.

제안 방법

• 알고리즘은 입력된 $n \times n$ 이진 행렬을 각각 C-NOT 게이트에 해당하는 기본 행렬의 곱으로 블록 단위로 분해한다.
• 행렬의 열을 크기 $m = \lfloor (\log_2 n)/2 \rfloor$ 의 블록으로 나누어 각 블록 내에서의 행 연산을 효율적으로 사전 계산할 수 있도록 한다.
• 행렬의 행 연산 수를 $O(n^3)$ 에서 $O(n^3 / \log n)$ 으로 줄이기 위해 네 개의 러시안 기법의 수정된 형태를 적용한다.
• 각 블록에 대해 사전에 모든 가능한 행 연산 조합을 계산하여 주 감소 단계 동안 $O(1)$ 조회 시간을 확보한다.
• 알고리즘은 왼쪽에서 오른쪽으로 블록을 처리하며, 사전 계산된 연산을 적용하여 기본 행렬로의 수렴을 위해 기본 행 연산을 수행한다.
• 최종적으로 얻어진 연산의 순서는 직접적으로 C-NOT 게이트로 구성된 회로에 대응되며, 총 게이트 수는 이론적 하한에 상수 인자 범위 내에서 일치한다.

실험 결과

연구 질문

• RQ1 선형 역행렬 회로 합성에서 최악의 경우 $O(n^2 / \log n)$ 의 C-NOT 게이트로 달성 가능한가?
• RQ2 표준 가우스 소거법보다 渐近적으로 더 빠르면서도 게이트 수 면에서 최적성을 유지하는 합성 알고리즘을 설계할 수 있는가?
• RQ3 네 개의 러시안 기법을 통한 블록 단위 사전 계산은 $\mathbb{F}_2$ 위에서의 행렬 분해 효율성을 어떻게 향상시키는가?
• RQ4 블록 크기 선택이 합성된 회로의 성능과 게이트 수에 미치는 영향은 어떠한가?
• RQ5 이 알고리즘은 $\mathbb{F}_2$를 초월한 임의의 유한 체에 대한 행렬로 일반화 가능하며, 더 나은 渐近적 복잡도를 제공하는가?

주요 결과

• 제안된 알고리즘은 $O(n^2 / \log n)$ 의 C-NOT 게이트를 달성하여 정보 이론적 하한에 상수 인자 범위 내에서 일치한다.
• 알고리즘은 $O(n^3 / \log n)$ 의 시간 복잡도로 실행되며, 표준 가우스 소거법 대비 $\Theta(\log n)$ 의 속도 향상을 보인다.
• 시뮬레이션 결과는 $n = 8$ 일 때조차도 가우스 소거법을 능가하며 평균적으로 더 짧은 회로를 생성함을 보여준다.
• 성능은 블록 크기 $m$ 에 민감하며, 최적의 $m$ 선택은 게이트 수를 추가로 줄이고 성능 곡선을 매끄럽게 만든다.
• 이 방법은 임의의 유한 체 $F$ 에 대한 행렬로 일반화 가능하며, 渐近적 복잡도는 $O(n^2 / \log_{|F|} n)$ 으로 나타난다.
• 이 알고리즘은 이진 행렬의 효율적인 기본 행렬 분해를 제공하며, 회로 합성 이외의 응용 분야에도 유용하다.