[논문 리뷰] Electrostatically Doped Heterojunction TFET with Enhanced Driving Capabilities for Low Power Applications

Kanchan Cecil, Jawar Singh|arXiv (Cornell University)|2015. 12. 19.

Advancements in Semiconductor Devices and Circuit Design참고 문헌 8인용 수 3

한 줄 요약

이 논문은 저온 공정 및 공정 단순화를 유지하면서 ON 전류와 아날로그 성능을 향상시키기 위해 전기적 도핑을 이용한 Si-Si-Ge 구조의 이종접합 TFET를 제안한다. 밴드 갭 엔지니어링을 통해 게르마늄을 소스 재료로 통합함으로써, 장치는 9.5 mV/dec의 가장 날렵한 서브스브리지 스위치를 달성하고 1 V에서 1.58 mA의 ON 전류를 확보하여 저전력 VLSI 응용 분야의 드라이브 능력을 크게 향상시킨다.

ABSTRACT

This paper projects the enhanced drive current of a n-type electrostatically doped (ED) tunnel field-effect transistor (ED-TFET) based on heterojunction and band-gap engineering via TCAD 2-D device simulations. The homojunction ED-TFET device utilizes the electrostatic doping in order to create the source/drain region on an intrinsic silicon nanowire that also felicitates dynamic re-configurability. The ED-TFET offers good electrostatic control over the channel with reduced thermal budget and process complexity. However, device exhibits low ON current, therefore, in this work, we elaborate on interfacing of group III-V with group IV semiconductors for heterojunction. Incorporation of heterojunction and band gap engineering in the ED-TFET has improved drive current even at very low operating voltage. The comparison of various low band gap source region materials shows that germanium (Ge) source (Si-Si-Ge) ED-TFET provides steepest subthreshold swing (SS) of about 9.5 mV/dec, and higher ON-state drive current of 1.58 mA at $V_{DS}$ = 1 V and 0.093 mA at $V_{DS}$ = 0.5 V with same SS.

연구 동기 및 목표

• 주류 VLSI 회로에서의 사용을 제한하는 전기적 도핑된(ED) TFET의 낮은 ON 전류 문제를 해결하기 위해.
• 이온 주입 및 열 앤날링을 제거하기 위해 전기적 도핑을 활용하여 기존 TFET의 높은 열 예산과 복잡한 공정 공정을 완화하기 위해.
• 특히 게르마늄(ge)을 소스 재료로 사용한 제3군 및 제4군 반도체를 이용한 이종접합 엔지니어링을 통해 드라이브 전류와 아날로그 성능을 향상시키기 위해.
• 다이내믹 재구성 가능성을 폴라리티 게이트를 통해 제공하면서도 내재된 실리콘 나노와이어 구조를 유지함으로써 낮은 공정 변동성과 높은 전기적 제어 성능을 유지를 위해.
• 서브스브리지 스위치, ON/OFF 전류 비율, RF 성능 지표를 균형 있게 조정함으로써 저전력 고성능 응용 분야에 최적화하기 위해.

제안 방법

• 내재된 실리콘 나노와이어 채널을 가진 n형 전기적 도핑된(ED) TFET의 성능을 평가하기 위해 TCAD 2D 장치 시뮬레이션을 활용하였다.
• 폴라리티 게이트(PG)를 사용하여 소스 및 드레인에서 p⁺ 및 n⁺ 영역을 전기적으로 유도함으로써 이온 주입이 필요 없고 열 예산이 감소하도록 하였다.
• Si-Si-Ge 구조에서 게르마늄(Ge)을 소스 재료로 통합하여 이종접합 인터페이스를 엔지니어링함으로써 밴드 갭 간 터널링(BTBT) 효율성을 향상시켰다.
• 소스-채널 접합에서 저밴드 갭 Ge(0.67 eV)를 선택하여 터널링 장벽의 너비를 감소시키고 터널링 확률을 증가시키기 위해 밴드 갭 엔지니어링을 적용하였다.
• 전기적 제어를 극대화하고 누설 전류를 최소화하기 위해 10 nm의 Si 필름 두께, 50 nm의 게이트 길이, 0.8 nm의 EOT, 3 nm의 소스-게이트 간격을 최적화한 기하학적 구조를 설계하였다.
• 1 GHz에서의 소신호 AC 분석을 통해 증폭 능력과 고주파 성능을 평가하기 위해 gₘ, fₜ, C₉₉ 등의 주요 아날로그 및 RF 성능 지표를 추출하였다.

실험 결과

연구 질문

• RQ1 제4군(Si-Ge) 및 제3군-제5군 반도체를 이용한 이종접합 엔지니어링이 공정 복잡성 증가 없이 전기적 도핑된 TFET의 ON 전류를 크게 향상시킬 수 있는가?
• RQ2 실리콘 대비 게르마늄을 소스 재료로 사용할 경우, ED-TFET의 서브스브리지 스위치(SS), ON 전류, ION/IOFF 비율에 어떤 영향을 미치는가?
• RQ3 게르마늄 기반 이종접합의 통합이 아날로그 및 RF 응용 분야에서 전도도(gₘ)와 일치 이득 주파수(fₜ)를 얼마나 향상시키는가?
• RQ4 전기적 도핑 방식은 낮은 공정 변동성과 열 예산을 유지하면서도 n형 및 p형 동작 간의 다이내믹 재구성 가능성을 제공하는가?
• RQ5 성능을 극대화하면서도 공정 과제와 장치 지표 열화를 최소화하기 위해 Ge 에피택셜 레이어의 최적 두께는 얼마인가?

주요 결과

• Si-Si-Ge ED-TFET는 9.5 mV/dec의 가장 날렵한 서브스브리지 스위치를 달성하여 에너지 효율성과 스위칭 성능이 크게 향상되었다.
• VDS = 1 V에서 장치는 1.58 mA의 ON 전류를 제공하였으며, 동일한 게이트 워크 함수에서 실리콘 기반 ED-TFET가 달성한 0.0048 mA보다 상당히 향상된 성능을 보였다.
• VDS = 0.5 V에서 ON 전류는 0.093 mA에 도달하여 초저전압 공급에서도 뛰어난 성능을 유감없이 보였다.
• ION/IOFF 비율은 약 10¹³를 유지하여 뛰어난 스위칭 특성과 낮은 누설 전류를 나타내었다.
• Ge-소스 ED-TFET의 전도도(gₘ)는 3.37 mS/μm에 도달하여 아날로그 회로에 적합한 강력한 증폭 능력을 보였다.
• 고가용성 전도도(gₘ)와 낮은 부가 용량(C₉₉) 덕분에 일치 이득 주파수(fₜ)는 THz 범위에 도달하여 RF 및 고속 응용 분야에 큰 잠재력을 보였다.