[논문 리뷰] Evaluating Row Buffer Locality in Future Non-Volatile Main Memories

Justin Meza, Li Jing외 1명|arXiv (Cornell University)|2018. 06. 29.

Parallel Computing and Optimization Techniques참고 문헌 23인용 수 23

한 줄 요약

이 논문은 PCM 및 STT-RAM의 비파괴 독취 기능을 활용하여 데이터 경로를 재구성함으로써 면적 부담 없이 소형 레지스터 버퍼를 가능하게 하는 새로운 NVM 메모리 아키텍처를 제안한다. 이는 다핵 시스템에서 DRAM 대비 최대 67%의 동적 에너지 절감을 달성하며, 성능 손실는 최소화하고 고도의 경쟁 상황에서도 내구성이 확보된다.

ABSTRACT

DRAM-based main memories have read operations that destroy the read data, and as a result, must buffer large amounts of data on each array access to keep chip costs low. Unfortunately, system-level trends such as increased memory contention in multi-core architectures and data mapping schemes that improve memory parallelism may cause only a small amount of the buffered data to be accessed. This makes buffering large amounts of data on every memory array access energy-inefficient. Emerging non-volatile memories (NVMs) such as PCM, STT-RAM, and RRAM, however, do not have destructive read operations, opening up opportunities for employing small row buffers without incurring additional area penalty and/or design complexity. In this work, we discuss architectural changes to enable small row buffers at a low cost in NVMs. We provide a memory access protocol, energy model, and timing model to enable further system-level evaluation. We evaluate the system-level tradeoffs of employing different row buffer sizes in NVM main memories in terms of energy, performance, and endurance, with different data mapping schemes. We find that on a multi-core CMP system, reducing the row buffer size can greatly reduce main memory dynamic energy compared to a DRAM baseline with large row sizes, without greatly affecting endurance, and for some memories, leads to improved performance.

연구 동기 및 목표

• 다핵 워크로드 하에서 DRAM 기반 메인 메모리의 에너지 비효율성 문제를 해결하기 위해.
• PCM 및 STT-RAM과 같은 비휘발성 메모리(NVM)에서 소형 레지스터 버퍼를 가능하게 하는 아키텍처적 변화를 탐색하기 위해.
• 시스템 수준의 NVM 메인 메모리 평가를 위한 새로운 메모리 액세스 프로토콜 및 에너지/시간 모델을 설계하기 위해.
• 다핵 CMP 시스템에서 레지스터 버퍼 크기의 변화가 에너지, 성능, 내구성에 미치는 영향을 평가하기 위해.
• 소형 레지스터 버퍼를 갖춘 NVM에서 내구성이나 성능을 희생하지 않고도 동적 에너지를 크게 절감할 수 있음을 입증하기 위해.

제안 방법

• 소형 데이터 영역의 선택적 센싱을 가능하게 하기 위해 컬럼 멀티플렉서와 레지스터 버퍼의 위치를 바꿈으로써 NVM 데이터 경로를 재구성한다.
• 표준 JEDEC DDRx 인터페이스와 호환되는 통합된 읽기/쓰기 데이터 경로를 제안하여 인터페이스 복잡성을 피한다.
• 비파괴 독취로 인해 시간 제약이 완화되는 것을 고려해 소형 레지스터 버퍼를 지원하고 시간 제약을 완화하는 맞춤형 메모리 액세스 프로토콜을 개발한다.
• 기본 장치 파ram에 기반해 PCM 및 STT-RAM의 기술 특성에 맞는 에너지 및 시간 모델을 구축한다.
• 다양한 데이터 매핑 방식을 적용한 다핵 CMP 워크로드를 대상으로 사이클 정밀 시뮬레이션을 통해 아키텍처를 평가한다.
• 내구성 향상과 쓰기 증폭 감소를 위해 웨어 레벨링 및 e-DRAM 캐싱을 적용한다.

실험 결과

연구 질문

• RQ1 레지스터 버퍼 크기를 줄이면 DRAM 대비 NVM 메인 메모리의 동적 에너지 소비에 어떤 영향을 미치는가?
• RQ2 다핵 메모리 경쟁 상황에서 NVM의 소형 레지스터 버퍼는 성능을 유지하거나 향상시킬 수 있는가?
• RQ3 특히 고도의 쓰기 워크로드 상황에서 레지스터 버퍼 크기의 변화가 NVM의 내구성에 어떤 영향을 미치는가?
• RQ4 다른 데이터 매핑 방식(예: 행 또는 블록 인터리빙)이 NVM 시스템의 소형 레지스터 버퍼와 어떻게 상호작용하는가?
• RQ5 새로운 액세스 프로토콜과 아키텍처는 면적 또는 복잡성 증가 없이 에너지 낭비를 얼마나 줄일 수 있는가?

주요 결과

• 소형 레지스터 버퍼를 갖춘 NVM 메인 메모리는 대규모 레지스터 버퍼를 가진 DRAM 대비 최대 67%의 동적 에너지 절감을 달성한다.
• 성능 저하는 최소화되며, 비파괴 독취로 인한 시간 제약 완화 덕분에 STT-RAM의 소형 레지스터 버퍼는 DRAM을 초월하는 성능을 보인다.
• 내구성은 유지됨: 모든 구성에서 최소 5년 이상의 연속 작동이 가능하며, 32MB e-DRAM 캐시와 조합 시 10년 이상 운영이 가능하다.
• 작은 레지스터 버퍼는 더 긴 요청 대기 시간과 더 나은 쓰기 코ales싱 덕분에 쓰기 증폭이 약간 감소한다.
• 32MB e-DRAM 캐시의 추가로 주 메모리의 쓰기 횟수가 39%에서 47% 감소하여 내구성 향상에 기여한다.
• 제안된 아키텍처는 인터페이스 변경 없이도 면적 부담 없이 에너지 효율성 향상을 달성할 수 있다.