[논문 리뷰] Exploiting Challenges of Sub-20 nm CMOS for Affordable Technology Scaling

Kaushik Vaidyanathan|arXiv (Cornell University)|2015. 09. 02.

Advancements in Semiconductor Devices and Circuit Design인용 수 4

한 줄 요약

이 논문은 마이크로아키텍처, 회로, 레이아웃, 공정 기술을 통합하여 저비용의 20 nm 이하 CMOS 스케일링을 가능하게 하는 통합 설계-기술 공동 최적화(DTCO) 프레임워크를 제안한다. 임베디드 메모리에 이 접근법을 적용함으로써, 기존 방법에 비해 병렬 액세스 SRAM 서브블록에서 면적을 25% 작게 하고 성능-단위 전력 소비 효율을 50% 향상시켰으며, 이는 IBM 14SOI 공정에서의 제작을 통해 검증되었다.

ABSTRACT

For the past four decades, cost and features have driven CMOS scaling. Severe lithography and material limitations seen below the 20 nm node, however, are challenging the fundamental premise of affordable CMOS scaling. Just continuing to co-optimize leaf cell circuit and layout designs with process technology does not enable us to exploit the challenges of a sub-20 nm CMOS. For affordable scaling it is imperative to work past sub-20 nm technology impediments while exploiting its features. To this end, we propose to broaden the scope of design technology co-optimization (DTCO) to be more holistic by including micro-architecture design and CAD, along with circuits, layout and process technology. Applying such holistic DTCO to the most significant block in a system-on-chip (SoC), embedded memory, we can synthesize smarter and efficient embedded memory blocks that are customized to application needs. To evaluate the efficacy of the proposed holistic DTCO process, we designed, fabricated and tested several design experiments in a state-of-the-art IBM 14SOI process. DTCOed leaf cells, standard cells and SRAM bitcells were robust during testing, but failed to meet node to node area scaling requirements. Holistic DTCO, when applied to a widely used parallel access SRAM sub-block, consumed 25% less area with a 50% better performance per watt compared to a traditional implementation using compiled SRAM blocks and standard cells. To extend the benefits of holistic DTCO to other embedded memory intensive sub-blocks in SoCs, we developed a readily customizable smart memory synthesis framework (SMSF). We believe that such an approach is important to establish an affordable path for sub-20 nm scaling.

연구 동기 및 목표

• 엄격한 리소그래피 및 재료 제약으로 인해 20 nm 이하 노드에서의 저비용 CMOS 스케일링 도전 과제를 해결하기 위해.
• 기존 DTCO의 한계를 극복하기 위해 회로, 레이아웃, 마이크로아키텍처 및 CAD를 포함한 범위로 확장함으로써 보다 통합적인 설계 접근법을 제공하기 위해.
• SoC 내 임베디드 메모리 집약적 서브블록에 통합 DTCO의 이점을 확장할 수 있는 맞춤형 스마트 메모리 합성 프레임워크(SMSF)를 개발하기 위해.
• 최신 14SOI 공정에서의 물리적 구현 및 테스트를 통해 통합 DTCO의 유효성을 입증하기 위해.
• 기존 공통 최적화 방식을 뛰어넘어 지속 가능하고 저비용의 20 nm 이하 기술 스케일링 길을 확립하기 위해.

제안 방법

• DTCO를 회로 및 레이아웃 공동 최적화를 넘어서 마이크로아키텍처 및 CAD 구성요소까지 포함하여 더 통합적인 설계 접근법을 확장한다.
• 특히 병렬 액세스 SRAM 서브블록과 같은 임베디드 메모리 블록에 통합 DTCO를 적용하여 응용 프로그램 특화 요구사항에 맞게 설계를 최적화한다.
• IBM 14SOI 공정에서 임베디드 메모리 블록의 리프 셀, 표준 셀, SRAM 비트셀을 설계, 제작 및 물리적 테스트하여 내구성을 검증한다.
• 다양한 SoC 워크로드에 적합한 임베디드 메모리 서브블록의 빠른 맞춤형 구현을 가능하게 하는 스마트 메모리 합성 프레임워크(SMSF)를 개발한다.
• 물리적 구현 및 벤치마킹을 통해 통합 DTCO 설계를 기존의 컴iles드 SRAM 블록과 표준 셀을 사용한 전통적 구현 방식과 비교한다.
• 면적 및 성능-단위 전력 소비 효율 지표를 활용하여 스케일링 효율 향상 정도를 평가하고 정량화한다.

실험 결과

연구 질문

• RQ1 마이크로아키텍처 및 CAD를 포함한 통합 DTCO 프레임워크가 20 nm 이하에서 스케일링 효율을 크게 향상시킬 수 있는가?
• RQ2 통합 DTCO는 임베디드 메모리 서브블록의 면적을 얼마나 줄이고 에너지 효율을 얼마나 향상시킬 수 있는가?
• RQ3 DTCO 최적화된 SRAM 서브블록의 성능은 표준 셀 라이브러리를 사용한 기존 구현 방식과 비교해 어떻게 다른가?
• RQ4 맞춤형 스마트 메모리 합성 프레임워크(SMSF)는 다양한 SoC 응용 분야에서 임베디드 메모리 블록의 스케일링에 효과적으로 활용될 수 있는가?
• RQ5 기존 공동 최적화 방식이 실패할 경우, 20 nm 이하 CMOS 스케일링을 위한 실현 가능하고 저비용의 길이 존재하는가?

주요 결과

• 통합 DTCO는 기존의 컴파일된 SRAM 블록과 표준 셀을 사용한 전통적 구현 방식 대비 병렬 액세스 SRAM 서브블록의 면적을 25% 감소시켰다.
• DTCO 최적화된 SRAM 서브블록은 기존 구현 방식 대비 성능-단위 전력 소비 효율을 50% 향상시켰다.
• IBM 14SOI 공정에서의 물리적 테스트 동안 DTCO 최적화된 리프 셀, 표준 셀 및 SRAM 비트셀이 뛰어난 내구성을 보였다.
• 제안된 스마트 메모리 합성 프레임워크(SMSF)는 다양한 SoC 설계에 걸쳐 최적화된 임베디드 메모리 서브블록을 신속하고 맞춤형으로 구현할 수 있도록 했다.
• 기존 DTCO 접근 방식은 노드 간 면적 스케일링 요구 조건을 충족하지 못했으며, 더 넓은 공동 최적화 전략의 필요성을 드러냈다.
• 결과적으로 통합 DTCO가 기존 공동 최적화의 한계를 뛰어넘어 실현 가능하고 저비용의 20 nm 이하 CMOS 스케일링 길을 제공한다는 것이 검증되었다.