[논문 리뷰] Factoring using 2n+2 qubits with Toffoli based modular multiplication

Thomas Häner, Martin Roetteler외 1명|arXiv (Cornell University)|2016. 11. 23.

Quantum Computing Algorithms and Architecture인용 수 5

한 줄 요약

이 논문은 더러운 앤시라 큐비트를 활용한 토플리 기반의 인-플레이스 상수-더하기 회로를 사용하여 오직 2n+2 큐비트만을 사용하는 공간 최적화된 쇼어 알고리즘 구현을 제시한다. 이 방법은 O(n³ log n) 게이트 수와 O(n³) 회로 깊이를 달성하며, 이는 이전의 공간 효율적인 설계와 동일한 성능을 유지하면서도 고비용의 회전 합성 비용을 제거하고, 가역 회로 기법을 통해 효율적인 고전적 시뮬레이션과 하드웨어 디버깅을 가능하게 한다.

ABSTRACT

We describe an implementation of Shor's quantum algorithm to factor n-bit integers using only 2n+2 qubits. In contrast to previous space-optimized implementations, ours features a purely Toffoli based modular multiplication circuit. The circuit depth and the overall gate count are in O(n^3) and O(n^3 log(n)), respectively. We thus achieve the same space and time costs as Takahashi et al., while using a purely classical modular multiplication circuit. As a consequence, our approach evades most of the cost overheads originating from rotation synthesis and enables testing and localization of faults in both, the logical level circuit and an actual quantum hardware implementation. Our new (in-place) constant-adder, which is used to construct the modular multiplication circuit, uses only dirty ancilla qubits and features a circuit size and depth in O(n log(n)) and O(n), respectively.

연구 동기 및 목표

• 오직 2n+2 큐비트만을 사용하여 쇼어 알고리즘을 구현함으로써 큐비트 오버헤드를 최소화하면서도 실용적인 확장성을 유지한다.
• 제어 회전 게이트(예: QFT)를 대체하여 고전적으로 영감을 얻은 가역적인 토플리 네트워크를 사용함으로써 회전 합성 오버헤드를 방지한다.
• 더러운 앤시라 큐비트와 가역 논리 기법을 통해 고전적 시뮬레이션과 하드웨어 수준의 디버깅을 효율적으로 가능하게 한다.
• 청소된 앤시라 큐비트가 필요 없도록 오직 1에서 n개의 더러운 앤시라 큐비트만을 사용하여 O(n log n) 크기와 O(n) 깊이의 상수-더하기 회로를 구현한다.
• 토플리 기반 산술이 양자 오류 수정과 결합되었을 때 게이트 수와 깊이에서 더 나은 점근적 스케일링을 달성할 수 있음을 보여준다.

제안 방법

• 청소된 앤시라 큐비트를 사용하지 않고 더러운 앤시라 큐비트만을 활용하여, 고전적 n비트 상수를 양자 n큐비트 레지스터에 더하는 토플리 기반의 인-플레이스 상수-더하기 회로를 설계한다.
• 상수-더하기 회로를 토플리만을 사용하는 모듈로 곱셈 회로의 핵심 구성 요소로 활용하여 제어 회전 게이트를 대체한다.
• 쇼어 알고리즘의 모듈로 거듭제곱 단계를 토플리 기반 상수-더하기 회로를 활용한 반복적인 모듈로 곱셈을 통해 구성한다.
• 계산 중에 빌려쓰고 원래 상태로 되돌리는 더러운 앤시라 큐비트를 활용하여 청소된 초기화가 필요 없이 공간 효율성을 확보한다.
• 중간 단계에서 중첩 상태를 피하고 회로가 완전히 가역적이며 고전적 시뮬레이션 가능하도록 보장한다.
• 기본 상태 입력을 테스트하고 시뮬레이션된 이상적인 결과와 비교하여 물리적 하드웨어에서 이진 탐색 기반의 고장 위치 특정을 수행한다.

실험 결과

연구 질문

• RQ1 오직 순수한 토플리 기반 산술 회로를 사용하여 2n+2 큐비트만으로 쇼어 알고리즘을 구현할 수 있는가?
• RQ2 양자 오류 수정 환경 하에서 토플리 네트워크에 더러운 앤시라 큐비트를 사용하면 고비용의 단일 큐비트 회전 합성 비용을 줄일 수 있는가?
• RQ3 고전적 가역 시뮬레이터는 대규모 토플리 기반 양자 회로를 효과적으로 테스트하고 디버깅할 수 있는가?
• RQ4 토플리만을 사용하는 회로에서 정확성과 공간 효율성을 유지하면서도 O(n³ log n) 게이트 수와 O(n³) 깊이를 달성할 수 있는가?
• RQ5 기본 상태 테스트와 토플리 네트워크에 대한 재귀적 이진 탐색을 통해 물리적 구현에서 고장 위치 특정을 효율적으로 수행할 수 있는가?

주요 결과

• 제안된 토플리 기반 상수-더하기 회로는 오직 1에서 n개의 더러운 앤시라 큐비트만을 사용하여 O(n log n) 회로 크기와 O(n) 깊이를 달성하며, 공간 효율적인 산술을 가능하게 한다.
• 모듈로 곱셈 회로는 토플리 및 클리포드 게이트로만 구성되어 제어 회전 게이트와 그에 수반되는 합성 오버헤드를 피한다.
• 전체 회로 크기는 O(n³ log n)이며 깊이는 O(n³)로, 자원 스케일링 측면에서 기존 최고의 공간 최적화 구현과 동일한 성능을 달성한다.
• 토플리 기반 회로의 사용은 논리적 회로의 완전한 고전적 시뮬레이션과 기본 상태 테스트 및 고장 위치 특정을 통한 효율적인 하드웨어 수준의 디버깅을 가능하게 한다.
• 정확한 QFT 기반 구현의 Θ(n⁴) 게이트 수와 이전의 토플리 기반 설계의 Θ(n³ log²n) 비용을 피하여 최적의 점근적 스케일링을 달성한다.
• 이 방법은 초전도 상태에 의존하는 QFT 기반 더하기 회로와 달리, 고전 하드웨어에서 양자 회로의 실용적 테스트 및 검증을 가능하게 하며, 이는 초전도 상태가 많은 회로에서는 불가능하다.