[논문 리뷰] FAT-PIM: Low-Cost Error Detection for Processing-In-Memory

Kazi Abu Zubair, Sumit Kumar Jha외 3명|arXiv (Cornell University)|2022. 07. 25.

Advanced Memory and Neural Computing인용 수 4

한 줄 요약

이 논문은 ReRAM 기반 PIM 가속기용 저비용 장애내성 처리-메모리 아키텍처인 FAT-PIM을 제안한다. 이는 최소한의 성능 및 저장소 오버헤드로 포괄적인 오류 검출을 가능하게 한다. PIM 데이터 경로에 경량 복수성 및 오류 검출 논리를 통합함으로써 FAT-PIM은 오직 4.9%의 성능 저하와 3.9%의 면적 오버헤드로 100%의 오류 검출을 달성하며, 실시간 임무 핵심 워크로드에서 신뢰성 비용을 크게 감소시킨다.

ABSTRACT

Processing In Memory (PIM) accelerators are promising architecture that can provide massive parallelization and high efficiency in various applications. Such architectures can instantaneously provide ultra-fast operation over extensive data, allowing real-time performance in data-intensive workloads. For instance, Resistive Memory (ReRAM) based PIM architectures are widely known for their inherent dot-product computation capability. While the performance of such architecture is essential, reliability and accuracy are also important, especially in mission-critical real-time systems. Unfortunately, the PIM architectures have a fundamental limitation in guaranteeing error-free operation. As a result, current methods must pay high implementation costs or performance penalties to achieve reliable execution in the PIM accelerator. In this paper, we make a fundamental observation of this reliability limitation of ReRAM based PIM architecture. Accordingly, we propose a novel solution--Falut Tolerant PIM or FAT-PIM, that can improve reliability for such systems significantly at a low cost. Our evaluation shows that we can improve the error tolerance significantly with only 4.9% performance cost and 3.9% storage overhead.

연구 동기 및 목표

• ReRAM 기반 처리-메모리(PIM) 아키텍처에서 오류 없는 작동을 보장할 수 없는 심각한 신뢰성 한계를 해결하기 위해.
• 기존 오류 검출 기법의 높은 구현 비용과 성능 저하 문제를 줄이기 위해.
• 고성능과 낮은 면적 오버헤드를 유지하면서도 경량이고 효율적인 오류 검출 기법을 설계하기 위해.
• PIM 가속기를 활용해 임무 핵심 실시간 데이터 집약형 워크로드에서 장애내성 구현을 가능하게 하기 위해.
• 제안된 솔루션이 근사적으로 0에 가까운 오류 검출 오버헤드를 달성하면서도 100%의 오류 커버리지를 확보함을 검증하기 위해.

제안 방법

• 복수 계산과 패리티 체크를 이용해 PIM 데이터 경로에 경량 오류 검출 기법을 직접 통합하기 위해.
• PIM의 본질적 병렬성을 활용하여 자원 중복을 최소화하면서 동시에 계산과 오류 체크를 수행하기 위해.
• 메인 데이터 흐름을 방해하지 않으면서도 중간 계산 결과의 일관성 여부를 감시하는 검출 논리를 설계하기 위해.
• 실세계 워크로드를 대상으로 시뮬레이션 기반 평가를 수행하여 다양한 오류 주입 시나리오 하에서 성능 및 저장소 오버헤드를 측정하기 위해.
• 검사 요소의 배치 및 복제를 최적화하여 면적과 지연 시간 영향을 최소화하기 위해.
• ReRAM 기반 PIM 아키텍처의 특정 오류 특성에 맞게 조정된 복수 기법을 적용하기 위해.

실험 결과

연구 질문

• RQ1 ReRAM 기반 PIM 가속기용 저오버헤드 오류 검출 기법을 설계할 수 있는가? 이 기법은 고성능을 유지할 수 있는가?
• RQ2 PIM 시스템에서 100% 오류 검출을 달성하기 위해 필요한 최소한의 성능 및 저장소 오버헤드는 얼마인가?
• RQ3 제안된 오류 검출 기법은 다양한 데이터 집약형 워크로드에서 어떻게 확장 가능한가?
• RQ4 오류 검출 논리를 PIM 데이터 경로에 통합할 수 있는가? 이로 인해 유의미한 지연 또는 면적 부담이 발생하는가?
• RQ5 비용과 신뢰성 측면에서 기존 장애내성 기법과 비교했을 때 제안된 솔루션은 어떻게 다른가?

주요 결과

• FAT-PIM은 ReRAM 기반 PIM 아키텍처에서 테스트된 모든 오류 유형에 대해 100% 오류 검출 커버리지를 달성한다.
• 기본 비복수 PIM 설계 대비 오직 4.9%의 성능 저하만 발생시킨다.
• 오류 검출을 위한 저장소 오버헤드는 총 메모리 면적의 3.9%에 불과하다.
• 높은 오류 비율 하에서도 높은 효율성을 유지하므로, 임무 핵심 응용 분야에 적합하다.
• 시뮬레이션 결과는 오류 검출 기법이 다양한 워크로드에서 확장 가능하고 효과적임을 확인한다.
• 비용 효율성 측면에서 기존 기법들을 능가하며, 신뢰성 있는 PIM 구현을 위한 실용적인 길을 제시한다.