[논문 리뷰] FPGA Co-processor for the ALICE High Level Trigger

G Grastveit, H. Helstrup외 10명|ArXiv.org|2003. 06. 02.

Advanced Data Storage Technologies참고 문헌 6인용 수 9

한 줄 요약

이 논문은 ALICE 고수준 트리거(HLT) 시스템을 위한 고속이고 하드웨어 최적화된 클러스터 찾기 알고리즘을 구현한 맞춤형 FPGA 공처리기(FPGA co-processor)를 제시한다. 상태 기반 머지 기법과 SmartMult 다중화기(다중화기)를 사용하여 시간 투영 채널(TPC) 데이터에서 실시간 2차원 클러스터 찾기를 가능하게 한다. 이 설계는 데이터 전송 오버헤드를 줄이기 위해 클러스터 찾기를 FPGA 내부에서 로컬로 수행함으로써 자원 효율성을 높였으며, 35 MHz 클럭 속도에서 12%의 자원 활용도와 임계 경로에서 24% 이상의 유휴 시간을 확보하여 고다중도 이벤트의 효율적 처리를 가능하게 한다.

ABSTRACT

The High Level Trigger (HLT) of the ALICE experiment requires massive parallel computing. One of the main tasks of the HLT system is two-dimensional cluster finding on raw data of the Time Projection Chamber (TPC), which is the main data source of ALICE. To reduce the number of computing nodes needed in the HLT farm, FPGAs, which are an intrinsic part of the system, will be utilized for this task. VHDL code implementing the Fast Cluster Finder algorithm, has been written, a testbed for functional verification of the code has been developed, and the code has been synthesized

연구 동기 및 목표

• ALICE 고수준 트리거(HLT) 팜에서 데이터 전송 및 통신 오버헤드를 줄이기 위해 클러스터 찾기 기능을 FPGA 공처리기로 이관한다.
• 최대 200 Hz의 이벤트 레이트와 약 15 GByte/sec의 데이터 레이트에서 TPC 원시 데이터를 실시간으로 고처리량으로 처리할 수 있도록 한다.
• FPGA 구현에 적합한 하드웨어 최적화된 클러스터 찾기 알고리즘을 개발하여, 탈로화(Deconvolution)를 통해 겹치는 클러스터를 처리한다.
• FPGA 출력 결과와 C++ 기준 결과를 비교하는 테스트벤치 기반 검증 파이프라인을 통해 기능 정확성과 성능을 확보한다.

제안 방법

• 클러스터 플러시는 TPC에서 온 0-압축된, 시간 순서로 정렬된 ADC 값들을 처리하여 시간 축을 따라 수직 시퀀스로 그룹화한 후, 인접한 패드 시퀀스를 클러스터로 융합한다.
• 상태 기계가 머지 논리를 제어하며, merge_add, send_one, send_all, split_cluster 등의 클러스터 상태를 관리하고, 시퀀스 순서 및 클러스터 종료를 위한 논리를 구현한다.
• 표준 다중화기를 대체하여 LUT 사용량을 줄이고 클럭 속도를 향상시키기 위해 SmartMult 다중화기를 도입하며, 승수 범위를 제한하여 시프트 연산을 최소화하고, 한계를 초과하는 클러스터는 오버플로우로 표시한다.
• 검색 리스트와 현재 리스트를 관리하기 위해 레이어드 버퍼를 사용하여, 시간 순서로 정렬된 입력 기반의 효율적인 클러스터 융합 및 상태 전환을 가능하게 한다.
• 테스트벤치는 ALTRO 형식의 시뮬레이션된 ALIROOT 원시 데이터를 읽고, 시뮬레이션 중인 FPGA 설계에 자극을 주며, 출력 클러스터를 C++ 기준 구현 결과와 비교한다.
• 시계열 분석을 통해 머지 회로는 35 MHz에서 동작하며, 24% 이상의 유휴 시간을 확보하여 더 높은 다중도 데이터 처리에 충분한 여유가 있음을 확인한다.

실험 결과

연구 질문

• RQ1 FPGA 기반 클러스터 찾기는 ALICE HLT 시스템에서 데이터 전송 및 통신 오버헤드를 어떻게 줄일 수 있는가?
• RQ2 어떤 하드웨어 최적화된 알고리즘 접근 방식이 겹치는 클러스터를 처리할 수 있는 고속 TPC 데이터에서 실시간 2차원 클러스터 찾기를 가능하게 하는가?
• RQ3 어떻게 자원 효율적인 다중화기를 설계하여 FPGA 클러스터 플러시 회로에서 고클럭 속도를 유지할 수 있는가?
• RQ4 FPGA 구현 결과는 C++ 기준 알고리즘의 성능과 정확성과 얼마나 일치하는가?
• RQ5 실제 고다중도 조건에서 FPGA 설계의 시계열 및 자원 활용도는 어떠한가?

주요 결과

• FPGA 공처리기는 APEX20KE-400-2x FPGA 용량의 12%에 해당하는 1937개의 논리 셀만을 사용하여 높은 자원 효율성을 입증하였다.
• 설계는 35 MHz에서 동작하며, 머지 회로가 24% 이상의 시간 동안 유휴 상태에 머무르며 고다중도 이벤트에 대한 강력한 안정성 여유를 확보하였다.
• 테스트벤치 검증 결과, FPGA에서 생성된 클러스터와 C++ 기준 구현 결과 간에 완벽한 일치가 확인되었으며, 클러스터 위치나 총 전하량에 대한 차이가 발견되지 않았다.
• SmartMult 다중화기는 승수 범위를 제한하고 비트 시프트 및 덧셈 연산을 사용함으로써 LUT 사용량을 줄이고 클럭 속도를 향상시켰다.
• dN/dy = 2500일 경우, 머지 회로는 calc_dist 상태에서 전체 사이클의 26.9%를 소비하며, 이는 가장 오랜 시간 소요되는 단계이지만 여전히 시계열 제약 조건 내에 있었다.
• 시스템은 국소 최소값을 탐지하고 클러스터를 분할함으로써 클러스터 탈로화 기능을 성공적으로 구현하여 고다중도 환경에서 성능 향상을 이룩하였다.