[논문 리뷰] Fundamental Limits to Moore's Law

Suhas Kumar|arXiv (Cornell University)|2015. 11. 18.

Advanced Memory and Neural Computing참고 문헌 9인용 수 17

한 줄 요약

이 논문은 나노스케일 전자소자의 양자역학적 및 열역학적 제약을 분석하여 무어의 법칙의 기본 물리적 한계를 조사한다. 트랜지스터 치수의 원자 척도에 접근함에 따라 에너지 소산, 터널링 및 열노이즈가 더 이상의 스케일링을 불가능하게 하는 극복할 수 없는 장벽을 만든다. 이는 기존 CMOS 스케일링이 더 이상 진행될 수 없는 전제 조건을 설정한다.

ABSTRACT

The theoretical and practical aspects of the fundamental, ultimate, physical limits to scaling, or Moore-s law, is presented.

연구 동기 및 목표

• 무어의 법칙이 예측한 바와 같이 반도체 장치의 무한한 스케일링을 방해하는 궁극적 물리적 제약을 규명하는 것.
• 양자 터널링, 열노이즈 및 에너지 소산이 트랜지스터 미세화를 제한하는 역할을 분석하는 것.
• 신뢰할 수 있는 계산을 위한 이론적 최소 에너지 연산량과 해당 최소 기능 크기를 결정하는 것.
• 이러한 물리적 제약 하에서 현재 CMOS 기술이 향후 성능 향상을 유지할 수 있는지 평가하는 것.
• Dennard 스케일링의 종말과 전통적인 실리콘 기반 스케일링을 넘어선 전환을 이해하기 위한 프레임워크를 제공하는 것.

제안 방법

• 장치의 초박화 산화막을 통과하는 전자 터널링 확률을 모델링하기 위해 양자역학을 사용한다.
• 단일 비트 연산에 필요한 최소 에너지를 추정하기 위해 Landauer의 원리를 적용한다.
• 신호 에너지 대비 열노이즈(kT)를 분석하여 안정적인 스위칭을 위한 신호 대 노이즈 임계치를 결정한다.
• 나노스케일 트랜지스터에서 전력 밀도, 열 방출 및 기능 크기 간의 상호 상충 관계를 평가한다.
• 원자 스케일 제약과 최소 에너지 연산량 기반으로 트랜지스터 밀도의 이론적 한계를 유도한다.
• 초고밀도 통합 회로에서의 인터커넥트 스케일링 및 RC 지연 제약의 영향을 고려한다.

실험 결과

연구 질문

• RQ1 트랜지스터에서 논리 연산 당 최소 에너지 소산의 근본적 하한은 무엇인가?
• RQ2 양자 터널링 효과가 신뢰할 수 있는 트랜지스터 작동을 방해하는 기능 크기는 어느 정도인가?
• RQ3 열노이즈와 신호 대 노이즈 비율은 기능적 논리 요소의 최소 크기를 어떻게 제한하는가?
• RQ4 물리적 제약이 더 이상 스케일링을 허용하지 않는 시점의 트랜지스터 밀도의 이론적 한계는 무엇인가?
• RQ5 이러한 물리적 한계 하에서 기존 CMOS 스케일링은 5nm 노드 이후에도 계속 가능할 수 있는가?

주요 결과

• 최소 에너지 연산량은 Landauer의 원리에 의해 제한되며, 실온에서 약 2.7 kT per bit로, 에너지 소산의 근본적 하한을 설정한다.
• 산화막 두께가 1nm 이하가 되면 양자 터널링이 지배적이 되어 기존 MOSFET로는 신뢰할 수 있는 스위칭이 불가능해진다.
• 기능 크기가 약 5nm 이하가 되면 열노이즈(kT)가 신호 에너지를 초과하여 디지털 논리가 신뢰할 수 없게 된다.
• 에너지 및 노이즈 제약에 의해 이론적 최대 트랜지스터 밀도는 약 10^12개의 트랜지스터 per cm²로 제한된다.
• 현재 CMOS 기술로는 5nm 노드를 초월한 스케일링이 물리적 장벽으로 인해 실현 가능하지 않다.
• Dennard 스케일링의 종말은 단지 공학적 과제가 아니라, 특히 양자역학과 열역학의 근본적 물리 법칙의 결과이다.