[논문 리뷰] GNN4REL: Graph Neural Networks for Predicting Circuit Reliability Degradation

Lilas Alrahis, Johann Knechtel외 3명|arXiv (Cornell University)|2022. 08. 04.

Semiconductor materials and devices인용 수 4

한 줄 요약

GNN4REL는 표준 셀 라이브러리, 트anz이터 모델, 정적 타이밍 분석(STA)에 접근할 필요 없이 공정 변동성과 소자 노후화로 인한 회로 신뢰성 저하를 예측하는 그래프 신경망(GNN) 프레임워크를 제안한다. 14nm 피nfet 공정 모델에서 훈련된 GNN4REL는 각 경로당 몇 초 내로 지연 저하 추정에서 평균 절대 오차가 0.01% 미만으로 달성된다.

ABSTRACT

Process variations and device aging impose profound challenges for circuit designers. Without a precise understanding of the impact of variations on the delay of circuit paths, guardbands, which keep timing violations at bay, cannot be correctly estimated. This problem is exacerbated for advanced technology nodes, where transistor dimensions reach atomic levels and established margins are severely constrained. Hence, traditional worst-case analysis becomes impractical, resulting in intolerable performance overheads. Contrarily, process-variation/aging-aware static timing analysis (STA) equips designers with accurate statistical delay distributions. Timing guardbands that are small, yet sufficient, can then be effectively estimated. However, such analysis is costly as it requires intensive Monte-Carlo simulations. Further, it necessitates access to confidential physics-based aging models to generate the standard-cell libraries required for STA. In this work, we employ graph neural networks (GNNs) to accurately estimate the impact of process variations and device aging on the delay of any path within a circuit. Our proposed GNN4REL framework empowers designers to perform rapid and accurate reliability estimations without accessing transistor models, standard-cell libraries, or even STA; these components are all incorporated into the GNN model via training by the foundry. Specifically, GNN4REL is trained on a FinFET technology model that is calibrated against industrial 14nm measurement data. Through our extensive experiments on EPFL and ITC-99 benchmarks, as well as RISC-V processors, we successfully estimate delay degradations of all paths -- notably within seconds -- with a mean absolute error down to 0.01 percentage points.

연구 동기 및 목표

• 공정 변동성과 소자 노후화가 회로 타이밍에 심각한 영향을 미치는 고도로 발전한 공정 노드에서 정확하고 효율적인 신뢰성 평가의 과제를 해결하기 위해.
• 디자이너가 기밀 표준 셀 라이브러리에 접근하거나 비용이 많이 드는 몬테카를로 시뮬레이션을 수행할 필요 없이 해결하기 위해.
• 단일 훈련된 GNN 모델을 사용해 공정 변동성과 노후화로 인한 지연 저하를 신속하고 정밀하게 예측할 수 있도록 하기 위해.
• 훈련 중에 물리 기반의 노후화 및 변동성 모델을 GNN에 통합함으로써 공급업체 기밀 정보를 보호하기 위해.
• 다양한 회로 설계에 적용 가능한 확장성 있고 일반적인 솔루션을 제공하여 사전 실리콘 단계의 신뢰성 평가를 가능하게 하기 위해.

제안 방법

• GNN4REL는 회로 넷리스트를 이질적인 그래프로 모델링하여 트anz이터 수준과 경로 수준의 의존성을 포착하는 그래프 신경망(GNN)을 활용한다.
• GNN는 산업용 14nm 측정 데이터에 校정된 14nm 피nfet 공정 모델에서 훈련되며, 공정 변동성과 노후화 영향을 포함한다.
• 입력 특징에는 게이트 수준의 넷리스트 구조, 트랜지스터 유형, 스위칭 전이 및 부하 커패시턴스와 같은 타이밍 관련 속성이 포함된다.
• 모델은 회로 내 임의의 경로에 대해 지연 저하의 통계적 측정치(평균, 표준편차, 최대값)를 예측한다.
• 훈련은 공정 노드당 한 번만 수행되며, 추론은 각 설계당 몇 초 내로 이루어져 전통적인 STA 및 시뮬레이션을 회피한다.
• 프레임워크는 1,000개의 타이밍 경로씩 설계당 엔드 투 엔드로 훈련되며, 일반화를 보장하기 위해 자기 참조 및 교차 검증 시나리오를 사용한다.

실험 결과

연구 질문

• RQ1 표준 셀 라이브러리나 STA에 접근하지 않고도 GNN 기반 모델이 공정 변동성과 소자 노후화로 인한 지연 저하를 정확하게 예측할 수 있는가?
• RQ2 GNN4REL의 성능은 전통적인 몬테카를로 및 통계적 STA 방법과 정확도와 속도 측면에서 어떻게 비교되는가?
• RQ3 GNN4REL는 최소한의 재훈련으로 다양한 회로 벤치마크와 RISC-V 프로세서 설계 간에 일반화 가능한가?
• RQ4 훈련 데이터 분할 방식의 변화(예: 자기 참조 대 교차 검증)가 모델 정확도와 강건성에 어떤 영향을 미치는가?
• RQ5 GNN4REL는 기존 방법에 비해 신뢰성 평가의 계산 오버헤드를 어느 정도 줄일 수 있는가?

주요 결과

• GNN4REL는 테스트된 모든 경로에서 지연 저하 예측에 대해 평균 절대 오차가 단지 0.01퍼센트 포인트에 그친다.
• 신뢰성 평가는 설계당 몇 초 내로 완료되며, 설계당 최대 2.2시간이 소요되는 전통적인 몬테카를로 시뮬레이션에 비해 크게 뛰어나다.
• 자기 참조 및 교차 검증 시나리오 모두에서 ITC-99, EPFL 및 RISC-V 프로세서를 포함한 다양한 벤치마크에서 효과적으로 일반화된다.
• GNN4REL의 훈련 시간은 각 벤치마크당 약 2시간으로, 한 번의 비용이 들며, 새로운 설계에 대한 빠른 추론을 가능하게 한다.
• 프레임워크는 추론 시에 STA, 회로 시뮬레이션, 기밀 트랜지스터 모델에의 접근이 필요 없어지며, 이는 기밀성과 효율성을 향상시킨다.
• GNN4REL는 Aadam 및 ML 기반 셀 라이브러리 특성화와 같은 기존의 ML 기반 방법보다 우수하며, 각 셀 훈련, 시뮬레이션 의존성, STA 호출을 피한다.