[논문 리뷰] Going beyond copper: wafer-scale synthesis of graphene on sapphire

Neeraj Mishra, Stiven Forti외 14명|arXiv (Cornell University)|2019. 07. 02.

Graphene research and applications참고 문헌 44인용 수 24

한 줄 요약

이 논문은 상용 반도체 공정 장비를 사용하여 c면 사파이어 기반재 위에 직접적으로 고질량 단일층 그래핀을 성장시키는 금속이 없는 웨이퍼 스케일 화학 기상 에피택시(Chemical Vapor Deposition, CVD) 방법을 제시한다. 핵심 혁신은 사파이어의 알루미늄 빈도가 높은 √3×1R9 재구성 구조를 활용하여, 이완도 2000 cm²/Vs 이상을 넘는 에피택시 그래핀 성장이 가능하고, 금속 오염도 BEOL 통합 기준 이하로 낮추어, 기존 구리 기반 기반의 그래핀 합성 이외의 스케일업 가능하고 산업용으로 적합한 그래핀 합성을 실현한다.

ABSTRACT

The adoption of graphene in electronics, optoelectronics and photonics is hindered by the difficulty in obtaining high quality material on technologically-relevant substrates, over wafer-scale sizes and with metal contamination levels compatible with industrial requirements. To date, the direct growth of graphene on insulating substrates has proved to be challenging, usually requiring metal-catalysts or yielding defective graphene. In this work, we demonstrate a metal-free approach implemented in commercially available reactors to obtain high-quality monolayer graphene on c-plane sapphire substrates via chemical vapour deposition (CVD). We identify via low energy electron diffraction (LEED), low energy electron microscopy (LEEM) and scanning tunneling microscopy (STM) measurements the Al-rich reconstruction root31R9 of sapphire to be crucial for obtaining epitaxial graphene. Raman spectroscopy and electrical transport measurements reveal high-quality graphene with mobilities consistently above 2000 cm2/Vs. We scale up the process to 4-inch and 6-inch wafer sizes and demonstrate that metal contamination levels are within the limits for back-end-of-line (BEOL) integration. The growth process introduced here establishes a method for the synthesis of wafer-scale graphene films on a technologically viable basis.

연구 동기 및 목표

• 구리 기반 그래핀 합성의 한계를 극복하기 위해 절연체인 사파이어 기반재에 직접적으로 금속이 없는 성장을 가능하게 하기 위해.
• 산업 응용에 적합한 고구조적 및 고전자적 품질을 갖춘 웨이퍼 스케일 단일층 그래핀을 확보하기 위해.
• 에피택시 그래핀 핵형성 및 성장을 이끄는 특정 사파이어 표면 재구성 구조를 규명하기 위해.
• 금속 오염도를 최소화하여 BEOL 반도체 공정과의 호환성을 입증하기 위해.
• 재료 품질을 유지하면서 4인치 및 6인치 웨이퍼로 합성 공정을 스케일업하기 위해.

제안 방법

• 상용 CVD 반도체 공정 장비를 사용하여 c면 사파이어 기반재 위에 금속이 없는 CVD 공정을 통해 그래핀 성장을 수행하기 위해.
• 저에너지 전자 회절(LEED), 저에너지 전자 현미경(LEEM), 그리고 스캐닝 턨널링 현미경(STM)을 활용하여, 에피택시 핵형성에 핵심적인 역할을 하는 알루미늄 빈도가 높은 √3×1R9 사파이어 표면 재구성 구조를 규명하기 위해.
• 라만 스펙트로스코피 및 전기적 전도도 측정을 통해 합성된 그래핀의 전자적 품질과 이동도를 특성화하기 위해.
• 4인치 및 6인치 사파이어 웨이퍼 전역에 걸쳐 균일한 단일층 그래핀을 확보하기 위해 성장 조건을 최적화하기 위해.
• BEOL 통합 기준을 충족하는지 확인하기 위해 금속 오염도 분석을 수행하기 위해.
• 표면 구조와 그래핀 품질 간의 상관관계를 규명하기 위해 실시간 및 비실시간 특성 분석 기법을 활용하기 위해.

실험 결과

연구 질문

• RQ1 어느 사파이어 표면 재구성 구조가 고품질 에피택시 그래핀의 핵형성 및 성장을 가능하게 하는가?
• RQ2 절연체인 사파이어 기반재에 금속 촉매 없이 고이동도 단일층 그래핀을 직접 합성할 수 있는가?
• RQ3 재료 품질을 유지하면서 CVD 공정이 4인치 및 6인치 웨이퍼로 스케일업 가능한가?
• RQ4 그래핀 필름 내 금속 오염도는 어느 정도이며, 반도체 제조의 BEOL 통합과 호환되는가?
• RQ5 사파이어 기반에서 성장한 그래핀의 전자적 품질은 구리 기반에서 성장한 그래핀과 비교해 어떻게 되는가?

주요 결과

• 사파이어의 알루미늄 빈도가 높은 √3×1R9 재구성 구조가 에피택시 그래핀 핵형성 및 성장을 가능하게 하는 핵심 표면 구조로 규명되었다.
• 그래핀 필름은 일관된 이동도 2000 cm²/Vs 이상을 나타내어 높은 전자적 품질을 입증하였다.
• 금속이 없는 CVD 공정을 통해 4인치 및 6인치 사파이어 웨이퍼 위에 고품질 단일층 그래핀을 성공적으로 합성하였다.
• 금속 오염도 수준이 반도체 제조의 BEOL 통합 기준 이내로 낮아, 산업적 통합 가능성에 유리하였다.
• 이 방법은 기술적으로 실현 가능한 절연체 기반재 위에서 웨이퍼 스케일의 산업용으로 적합한 그래핀 합성을 가능하게 하였다.
• 공정은 상용 CVD 반도체 공정 장비에서 스케일업 가능하고 재현성이 높으며, 향후 전자 및 옵토전자닉 장치에의 통합을 지원한다.