[논문 리뷰] Hardware Architecture for List SC Decoding of Polar Codes

Alexios Balatsoukas‐Stimming, Alexandre J. Raymond외 2명|arXiv (Cornell University)|2013. 03. 28.

Error Correcting Code Techniques참고 문헌 8인용 수 12

한 줄 요약

이 논문은 폴라 코드의 리스트 연속 취소(Sc) 디코딩을 위한 첫 번째 VLSI 하드웨어 아키텍처를 제안하며, 중간 가능성 값에 대한 직접 복사 대신 포인터 복사를 통해 비용이 많이 드는 가능성 값 복사 과정을 제거한다. 설계는 UMC 90nm 공정 기술을 사용하여 N=1024 및 리스트 크기 L=2,4일 때 459 MHz에서 181 Mbps의 Throughput를 달성한다. 이는 표준 SC 디코딩보다 뛰어난 오류 수정 성능을 제공하면서도 포인터 기반 상태 관리와 최적화된 메모리 액세스를 통해 높은 효율성을 유지한다.

ABSTRACT

We present a hardware architecture and algorithmic improvements for list SC decoding of polar codes. More specifically, we show how to completely avoid copying of the likelihoods, which is algorithmically the most cumbersome part of list SC decoding. The hardware architecture was synthesized for a blocklength of N = 1024 bits and list sizes L = 2, 4 using a UMC 90nm VLSI technology. The resulting decoder can achieve a coded throughput of 181 Mbps at a frequency of 459 MHz.

연구 동기 및 목표

• 문헌에서 리스트 연속 취소(Sc) 디코딩을 위한 하드웨어 아키텍처가 부족한 문제를 해결하기 위해.
• 리스트 SC 디코딩에서 발생하는 가능성 값 복사로 인한 높은 계산 및 메모리 오버헤드를 줄이기 위해.
• 최소한의 면적과 지연 시간 오버헤드를 갖는 실용적인 고속도 구현을 가능하게 하기 위해.
• 표준 SC 디코딩보다 향상된 오류 수정 성능을 달성하면서도 하드웨어 효율성을 유지하기 위해.

제안 방법

• 리스트 SC 디코딩에서 중간 가능성 값의 직접 복사를 대체하기 위해 포인터 기반 접근 방식을 제안하며, 가능성 값에 대한 포인터만 저장한다.
• 리스트 크기 L에 따라 단일 사이클 내에 L개의 최良 경로를 선택할 수 있도록 라디스-2L 아키텍처를 사용한 수정된 메트릭 정렬기 사용으로 비critical 경로 지연을 감소시킨다.
• 크로스바 기반 메모리 복사를 통해 부분 합, 경로 상태 및 포인터 메모리의 단일 사이클 내 상태 복제를 가능하게 하여 L개의 디코딩 경로 간 복제를 지원한다.
• MCU와 메트릭 정렬기 사이에 레지스터를 도입하여 비critical 경로 지연을 감소시키며, 더 높은 클럭 주파수를 확보하기 위해 약 50R%의 사이클 오버헤드를 수용한다.
• 채널 LL과 중간 가능성 값에 대해 별도의 저장소를 마련하여 면적과 전력 소모를 최소화하는 메모리 계층을 설계한다.
• 모든 경로에서 동일한 채널 LL 메모리를 재사용하고, (L+1)N개의 가능성 저장소 위치만 할당하여 메모리 사용을 최적화한다.

실험 결과

연구 질문

• RQ1 리스트 SC 디코딩에서 고비용인 가능성 값 복사 단계를 하드웨어에서 어떻게 제거할 수 있는가?
• RQ2 고속도 및 낮은 지연 시간을 확보하면서 리스트 SC 디코딩을 구현하기 위한 최소한의 하드웨어 오버헤드는 무엇인가?
• RQ3 값 복사 없이 포인터 기반 상태 관리가 디코딩 성능을 떨어뜨리지 않고 대체 가능한가?
• RQ4 표준 CMOS 공정에서 리스트 SC 디코더의 구현 가능한 속도 및 면적 효율성은 어느 정도인가?
• RQ5 기존의 SC 디코더 구현체와 비교해 본다면 제안된 아키텍처는 면적과 성능 측면에서 어떤가?

주요 결과

• 제안된 아키텍처는 UMC 90nm CMOS 공정 기술을 사용하여 N=1024 및 L=2,4일 때 459 MHz에서 181 Mbps의 Throughput를 달성한다.
• 직접 가능성 값 복사를 방지하기 위해 포인터만 복사함으로써 메모리 대역폭과 면적 오버헤드를 감소시킨다.
• L=2 및 L=4일 때 각각 총 면적의 0.1%에서 0.8%에 불과한 면적을 차지하는 메트릭 정렬기는 리스트 SC 디코딩의 핵심 요소이다.
• 비critical 경로 지연을 줄이기 위해 레지스터를 도입함으로써 사이클 수가 약 50R% 증가하지만, 더 높은 클럭 주파수와 전체적으로 높은 Throughput를 확보할 수 있다.
• L=2일 때 총 면적은 1.60 mm², L=4일 때는 3.53 mm²이며, L=4일 때 표준 SC 디코더 대비 약 50% 면적 증가가 발생하지만, 향상된 오류 수정 성능로 인해 이는 정당화된다.
• 이 아키텍처는 리스트 SC 디코딩을 하드웨어로 구현한 최초의 사례이며, 문헌에 기록된 바가 없는 ASIC 또는 FPGA 구현 사례가 없다.