[논문 리뷰] Hardware-Efficient Schemes of Quaternion Multiplying Units for 2D Discrete Quaternion Fourier Transform Processors

Aleksandr Cariow, Galina Cariowa외 1명|arXiv (Cornell University)|2017. 01. 01.

Algebraic and Geometric Analysis참고 문헌 12인용 수 1

한 줄 요약

이 논문은 2차원 이산 허수 푸리에 변환(2D DQFT)의 핵심 연산을 계산하기 위한 하드웨어 효율적인 아키텍처 세 종류를 제안한다: sq, qt, 및 sqt 곱셈. 허수의 대수적 성질을 활용함으로써, sq/qt에 대해 6개의 배수기 + 6개의 이중 입력 덧셈기로, sqt에 대해선 9개의 배수기 + 6개의 이중 입력 덧셈기 + 4개의 사중 입력 덧셈기를 사용하여 표준 풀 허수 곱셈의 16개의 배수기와 12개의 덧셈기보다 훨씬 낮은 구현 복잡도를 달성한다.

ABSTRACT

In this paper, we offer and discuss three efficient structural solutions for the hardware-oriented implementation of discrete quaternion Fourier transform basic operations with reduced implementation complexities. The first solution: a scheme for calculating sq product, the second solution: a scheme for calculating qt product, and the third solution: a scheme for calculating sqt product, where s is a so-called i-quaternion, t is an j-quaternion, and q is an usual quaternion. The direct multiplication of two usual quaternions requires 16 real multiplications (or two-operand multipliers in the case of fully parallel hardware implementation) and 12 real additions (or binary adders). At the same time, our solutions allow to design the computation units, which consume only 6 multipliers plus 6 two input adders for implementation of sq or qt basic operations and 9 binary multipliers plus 6 two-input adders and 4 four-input adders for implementation of sqt basic operation.

연구 동기 및 목표

• 2D 이산 허수 푸리에 변환(2D DQFT) 프로세서의 핵심 연산을 계산하는 데 필요한 하드웨어 복잡도를 줄이기 위해.
• 표준 허수 곱셈이 요구하는 높은 자원 소비 문제를 해결하기 위해(16개의 배수기와 12개의 덧셈기 필요).
• i-허수, j-허수, 일반 허수 입력을 사용하는 세 가지 핵심 연산인 sq, qt, 및 sqt 곱셈에 특화된 계산 유닛을 설계하기 위해.
• 정확한 허수 산술을 유지하면서도, 배수기 및 덧셈기 수를 크게 줄이기 위해.

제안 방법

• s가 i-허수이고 q가 일반 허수일 때의 sq 곱셈(s × q)을 계산하기 위한 특화된 아키텍처를 제안하며, 6개의 배수기와 6개의 이중 입력 덧셈기를 사용한다.
• t가 j-허수일 때의 qt 곱셈(q × t)을 계산하기 위한 전용 유닛을 설계하며, 동일하게 6개의 배수기와 6개의 이중 입력 덧셈기를 요구한다.
• s × q × t 곱셈을 위한 복합 아키텍처를 도입하며, 9개의 배수기, 6개의 이중 입력 덧셈기, 4개의 사중 입력 덧셈기를 활용하여 자원 사용을 최소화한다.
• i-허수 및 j-허수 곱셈에 특화된 대수적 간소화를 활용하여 중복 연산을 제거하고 계산 부담을 감소시킨다.
• DQFT 응용에서 효율적인 파이프라인 및 병렬 처리를 지원하기 위해 데이터 경로 및 제어 논리를 최적화한다.
• 확장 가능한 통합을 가능하게 하기 위해 모듈러 설계 접근법을 사용한다.

실험 결과

연구 질문

• RQ1 i-허수와 j-허수의 구조적 성질을 활용함으로써 2D DQFT에서 허수 곱셈의 계산 복잡도를 줄일 수 있는가?
• RQ2 sq, qt, 및 sqt 곱셈 연산을 효율적으로 하드웨어로 구현하기 위해 필요한 최소한의 배수기 및 덧셈기 수는 얼마인가?
• RQ3 제안된 아키텍처는 표준 16개의 배수기, 12개의 덧셈기로 구성된 풀 허수 곱셈 대비 면적과 지연 시간에서 어떻게 비교되는가?
• RQ4 제안된 방법은 상당한 하드웨어 감소를 달성하면서도 수치 정밀도를 유지할 수 있는가?

주요 결과

• 제안된 sq 및 qt 곱셈 유닛은 각각 6개의 배수기와 6개의 이중 입력 덧셈기만을 요구하여 표준 16개의 배수기 방법 대비 62.5% 감소한 것으로 나타났다.
• sqt 곱셈 유닛은 9개의 배수기와 6개의 이중 입력 덧셈기, 더불어 4개의 사중 입력 덧셈기를 사용하며, 이는 43.8% 감소한 배수기 사용을 의미한다.
• 모든 세 연산—sq, qt, 및 sqt—에 대해 기능적 정확성이 완전히 확보되었으며, 하드웨어 자원 소비가 최소화되었다.
• 정규적이고 모듈러한 구조 덕분에 제안된 아키텍처는 완전히 병렬 또는 파이프라인 방식의 2D DQFT 프로세서에 통합하기에 적합하다.
• 하드웨어 복잡도 감소로 인해 전력 소모가 감소하고 면적도 작아져, 임베디드 및 실시간 신호 처리 응용 분야에서 매우 중요하다.
• 허수 곱셈에서의 대수적 간소화가 정밀도 손실 없이도 상당한 효율 향상을 이끌 수 있음을 입증했다.