[논문 리뷰] Hardware-Tailored Diagonalization Circuits

Daniel Miller, Laurin E. Fischer외 6명|arXiv (Cornell University)|2022. 03. 07.

Quantum Computing Algorithms and Architecture인용 수 7

한 줄 요약

이 논문은 연결성이 제한된 NISQ 장치에서 두 큐비트 게이트 오버헤드를 최소화하는 하드웨어 맞춤형(HT) 대각화 회로를 구성하기 위한 이론적 프레임워크를 제안한다. 그래프 기반의 안정자 형식과 하드웨어 인지 클리포드 회로 합성 기법을 활용하여, 서로 가환인 파울리 연산자의 동시에 측정을 효율적으로 가능하게 하여, 기준 하미르토니안에서 기존 텐서곱 기저(TPB) 접근 방식 대비 최대 30%까지 필요한 회로 샷 수를 감소시킨다. 이는 IBM Quantum의 127 큐비트 프로세서에서 실험적으로도 검증되었다.

ABSTRACT

A central building block of many quantum algorithms is the diagonalization of Pauli operators. Although it is always possible to construct a quantum circuit that simultaneously diagonalizes a given set of commuting Pauli operators, only resource-efficient circuits can be executed reliably on near-term quantum computers. Generic diagonalization circuits, in contrast, often lead to an unaffordable Swap gate overhead on quantum devices with limited hardware connectivity. A common alternative is to exclude two-qubit gates altogether. However, this comes at the severe cost of restricting the class of diagonalizable sets of Pauli operators to tensor product bases (TPBs). In this article, we introduce a theoretical framework for constructing hardware-tailored (HT) diagonalization circuits. Our framework establishes a systematic and highly flexible procedure for tailoring diagonalization circuits with ultra-low gate counts. We highlight promising use cases of our framework and - as a proof-of-principle application - we devise an efficient algorithm for grouping the Pauli operators of a given Hamiltonian into jointly-HT-diagonalizable sets. For several classes of Hamiltonians, we observe that our approach requires fewer measurements than conventional TPB approaches. Finally, we experimentally demonstrate that HT circuits can improve the efficiency of estimating expectation values with cloud-based quantum computers.

연구 동기 및 목표

• 제한된 큐비트 연결성을 가진 NISQ 장치에서 일반적인 대각화 회로의 높은 두 큐비트 게이트 및 스왑 게이트 오버헤드를 해결하기 위해.
• 서로 가환인 파울리 연산자를 동시에 대각화하기 위한 자원 효율적이고 하드웨어 인지 클리포드 회로를 구성하는 프레임워크를 개발하기 위해.
• 변이 양자 알고리즘(VQE 등)에서 기대값을 추정하기 위해 필요한 양자 회로 실행 횟수(샷 수)를 줄이기 위해.
• 장치 특화 연결성 제약 조건을 통합함으로써, 텐서곱 기저(TPB)를 초월한 파울리 그룹화의 실용적 확장 가능성을 확보하기 위해.
• 이론적 이점이 실제 IBM Quantum 하드웨어에서 실험적으로 검증되어, 샷 수 감소와 회로 효율성 향상의 실질적 이점을 입증하기 위해.

제안 방법

• 서로 가환인 파울리 집합을 표현하기 위해 그래프 기반의 안정자 형식을 사용하고, 단일 큐비트 클리포드 게이트와 최소한의 연결성 인지 두 큐비트 게이트 레이어로 구성된 HT 대각화 회로를 체계적으로 분해한다.
• 문제를 파울리 상호작용 그래프에서의 그래프 색칠 문제로 재구성하며, 간선은 비가환 쌍을 나타내고, 장치 연결성과 일치하는 최적의 가환 부분집합(HT-집합)을 찾는다.
• 파울리 연산자의 이진 대수적 표현을 적용하고 안정자 형식을 활용하여 유니터리 동치성과 효율적 회로 합성을 보장한다.
• 두 큐비트 게이트 배치를 천연 큐비트 연결성과 일치시킴으로써 CNOT 게이트 수를 최소화하고 불필요한 스왑 게이트를 피하는 맞춤형 회로 설계를 도입한다.
• 기존의 파울리 그룹화 워크플로우와 통합되어, 표준 TPB나 일반 가환 집합 대신 HT-집합으로 최적화된 그룹화를 통해 샷 수 감소를 가능하게 한다.
• 프레임워크는 임의의 하드웨어 연결성을 지원하며, 두 큐비트 게이트 수가 최소화된 안정자 상태로 파울리 집합을 매핑하는 구축 알고리즘을 통해 구현된다.

실험 결과

연구 질문

• RQ1 제한된 연결성을 가진 NISQ 장치에서 두 큐비트 게이트 오버헤드를 최소화하는 하드웨어 맞춤형 대각화 회로 프레임워크를 구성할 수 있는가?
• RQ2 HT-대각화와 기존의 TPB 또는 일반 가환(GC) 그룹화 방법 간에 필요한 양자 회로 실행 횟수(샷 수)는 어떻게 비교되는가?
• RQ3 HT-대각화는 서로 가환인 파울리 연산자를 동시에 측정할 수 있는 능력을 유지하면서, 회로 깊이와 게이트 수를 얼마나 줄일 수 있는가?
• RQ4 제안된 프레임워크는 실제 양자 하드웨어에서 실험적으로 검증될 수 있으며, 샷 수 감소와 회로 효율성 향상의 실질적 이점을 보여줄 수 있는가?
• RQ5 하드웨어 특화 연결성은 변이 양자 알고리즘을 위한 대각화 회로의 구조와 효율성에 어떤 영향을 미치는가?

주요 결과

• 테스트된 하미르토니안에서 HT-대각화 프레임워크는 기존 TPB 기반 그룹화 대비 최대 30%까지 필요한 회로 실행 횟수(샷 수)를 감소시켰으며, 높은 복잡도의 그룹에서 뚜렷한 향상이 관찰되었다.
• 수소 분자 및 기타 기준 하미르토니안에서, 메서드는 TPB 그룹화 대비 20~30%의 샷 수 감소를 달성했으며, 회로 깊이 증가는 최소한이었다.
• IBM의 127 큐비트 ibm_washington 프로세서에서의 실험 결과는 이론적 예측을 확인했으며, 일관된 샷 절감과 기대값 추정의 정밀도 향상을 보였다.
• 선형 연결 큐비트 아키텍처에서 비용이 많이 드는 스왑 게이트 오버헤드를 성공적으로 피했으며, CNOT 게이트 수는 천연 연결성 제약 조건과 일치했다.
• HT-집합에 대한 최적의 샷 할당 비율은 TPB 및 GC 그룹화보다 항상 낮았고, 그룹 7(0.10295)과 그룹 31(0.01218)에서 가장 낮은 분산이 관찰되었다.
• 비-TPB 가환 집합의 효율적 대각화가 가능해져, 큐비트 별 가환성(QWC) 기반의 제한을 초월한 파울리 그룹화의 적용 범위를 넓혔다.