[논문 리뷰] HERO: Heterogeneous Embedded Research Platform for Exploring RISC-V Manycore Accelerators on FPGA

Andreas Kurth, Pirmin Vogel외 3명|arXiv (Cornell University)|2017. 12. 18.

Parallel Computing and Optimization Techniques참고 문헌 24인용 수 30

한 줄 요약

HERO는 ARM Cortex-A 다중코어 호스트 프로세서와 구성 가능한, 실리콘 검증된 RISC-V 멀티코어 가속기(PMCA)를 통합한 오픈소스, FPGA 기반 연구 플랫폼으로, 이질적 시스템온칩(HESoC) 탐색을 위한 것입니다. OpenMP 4.5와 공유 가상 메모리 지원을 제공하는 완전한 툴체인을 통해 하드웨어 및 소프트웨어 공동 설계를 가능하게 하며, 자동 빌드 및 런타임 추적 기능을 통해 빠른 프로토타이핑과 검증을 지원합니다.

ABSTRACT

Heterogeneous embedded systems on chip (HESoCs) co-integrate a standard host processor with programmable manycore accelerators (PMCAs) to combine general-purpose computing with domain-specific, efficient processing capabilities. While leading companies successfully advance their HESoC products, research lags behind due to the challenges of building a prototyping platform that unites an industry-standard host processor with an open research PMCA architecture. In this work we introduce HERO, an FPGA-based research platform that combines a PMCA composed of clusters of RISC-V cores, implemented as soft cores on an FPGA fabric, with a hard ARM Cortex-A multicore host processor. The PMCA architecture mapped on the FPGA is silicon-proven, scalable, configurable, and fully modifiable. HERO includes a complete software stack that consists of a heterogeneous cross-compilation toolchain with support for OpenMP accelerator programming, a Linux driver, and runtime libraries for both host and PMCA. HERO is designed to facilitate rapid exploration on all software and hardware layers: run-time behavior can be accurately analyzed by tracing events, and modifications can be validated through fully automated hard ware and software builds and executed tests. We demonstrate the usefulness of HERO by means of case studies from our research.

연구 동기 및 목표

• 산업 표준 호스트 프로세서와 수정 가능하고 확장 가능한 멀티코어 가속기를 결합한 접근성 있고 오픈소스의 연구 플랫폼 부족 문제를 해결하기 위해.
• 모의 시뮬레이션 기반 연구의 한계를 극복하기 위해 실제 실리콘 검증된 FPGA 프로토타입을 제공하여 정확한 시스템 수준 평가를 가능하게 하기 위해.
• 자동 빌드 및 런타임 추적 기능을 통한 통합 하드웨어-소프트웨어 개발을 통해 이질적 아키텍처의 빠른 탐색을 가능하게 하기 위해.
• OpenMP 4.5 및 공유 가상 메모리(SVM)와 같은 실용적이고 생산 환경 유사 프로그래밍 모델을 지원하여 실제 애플리케이션과 벤치마크의 이식을 간소화하기 위해.
• 최종 실리콘 구현과 밀접하게 유사하게 하드웨어와 소프트웨어를 공동 개발할 수 있도록 하여 별도의 행동 모델이 필요 없도록 하기 위해.

제안 방법

• 하드웨어 ARM Cortex-A 다중코어 프로세서와 FPGA 기반 클러스터 아키텍처로 구현된 소프트웨어 RISC-V 멀티코어 가속기(PMCA)를 통합하기 위해.
• PULP RISC-V 템플릿을 사용해 PMCA를 구현하여 실리콘 검증된, 확장 가능한, 완전히 구성 가능한 아키텍처를 확보하며, Xilinx Virtex-7 FPGA에서 최대 64코어까지 지원함.
• OpenMP 4.5 및 공유 가상 메모리(SVM) 지원을 포함한 완전한 이질적 소프트웨어 스택(크로스 컴파일 툴체인, Linux 드라이버, 런타임 라이브러리 포함)을 개발하기 위해.
• 하드웨어 및 소프트웨어 모두에 대한 자동화된 빌드 및 테스트 파이프라인을 제공하여 아키텍처 변경 사항의 신속한 반복 및 검증을 가능하게 하기 위해.
• 런타임 동작 분석을 정확히 수행할 수 있도록 포괄적인 이벤트 추적 시스템을 통합하여, 메모리 액세스 패턴 및 프로세서 간 통신과 같은 요소를 분석할 수 있도록 하기 위해.
• 실리콘 행동과 밀접하게 유사하게 유지하면서도 다양한 구현 대상에 대한 탐색을 가능하게 하기 위해 FPGA를 프로토타이핑 대상으로 사용하기 위해.

실험 결과

연구 질문

• RQ1 하드웨어 및 소프트웨어 공동 개발을 가능하게 하여 이질적 멀티코어 시스템의 전체 스택 탐색을 가능하게 하기 위한 연구 플랫폼은 어떻게 설계될 수 있는가?
• RQ2 실제로 실리콘 검증된 PMCA 아키텍처를 갖춘 FPGA 기반 플랫폼은 얼마나 정확하고 효율적으로 시스템 수준 성능과 프로그래밍 모델을 평가할 수 있는가?
• RQ3 OpenMP 4.5 및 공유 가상 메모리가 포함된 이질적 소프트웨어 스택은 표준 벤치마크와 실제 애플리케이션을 RISC-V 멀티코어 가속기로 원활하게 이식할 수 있는가?
• RQ4 자동화된 하드웨어 및 소프트웨어 빌드 및 테스트 인fra는 HESoC 탐색에서 연구 반복 및 검증 속도를 얼마나 빠르게 개선할 수 있는가?
• RQ5 이질적 시스템에서 복잡한 상호작용을 평가할 때, 모의 시뮬레이션 또는 모델링 대비 실제 FPGA 프로토타입 사용의 실질적 이점은 무엇인가?

주요 결과

• HERO는 하드웨어 ARM 호스트와 구성 가능한 FPGA 기반 RISC-V PMCA를 결합하여 이질적 RISC-V 멀티코어 시스템에 대한 전체 스택 연구를 성공적으로 가능하게 하였습니다.
• 플랫폼은 Xilinx Virtex-7 FPGA에서 최대 64개의 RISC-V 코어를 지원하며, 유사한 FPGA 구성에서 OpenPiton의 4코어 제한을 초월합니다.
• OpenMP 4.5 및 공유 가상 메모리 지원을 포함한 이질적 소프트웨어 스택 덕분에 표준 벤치마크와 실제 애플리케이션을 최소한의 이식 노력으로 직접 이식할 수 있었습니다.
• 런타임 이벤트 추적 기능을 통해 메모리 액세스 패턴 및 통신 오버헤드와 같은 시스템 동작 분석이 정확히 가능했으며, 이는 성능 최적화에 매우 중요했습니다.
• 자동화된 하드웨어 및 소프트웨어 빌드 및 테스트 파이프라인은 연구 실험의 반복 시간을 크게 단축시키고 재현 가능성을 향상시켰습니다.
• 플랫폼는 pulp-platform.org/hero에서 오픈소스로 공개될 수 있도록 설계되어 광범위한 커뮤니티 도입과 향후 연구를 위한 장기적인 확장성을 확보했습니다.