[논문 리뷰] Hier-RTLMP: A Hierarchical Automatic Macro Placer for Large-scale Complex IP Blocks

Andrew B. Kahng, Ravi Varadarajan외 1명|arXiv (Cornell University)|2023. 04. 23.

Embedded Systems Design Techniques인용 수 4

한 줄 요약

Hier-RTLMP는 수백 개의 매크로를 포함한 대규모 RTL 설계를 위한 계층적 마크로 플레이서로, 논리적 계층을 다수의 물리적 계층으로 변환하여 코어 영역 내 매크로 타일링을 가능하게 하면서도 데이터플로우와 파wr 그리드 효율성을 유지한다. 이는 RTL-MP 대비 13배 빠른 런타임을 달성하며, 후루팅 타이밍 및 와이어링 길이 메트릭에서 RTL-MP와 선도적인 상용 도구를 모두 능가한다.

ABSTRACT

In a typical RTL to GDSII flow, floorplanning or macro placement is a critical step in achieving decent quality of results (QoR). Moreover, in today's physical synthesis flows (e.g., Synopsys Fusion Compiler or Cadence Genus iSpatial), a floorplan .def with macro and IO pin placements is typically needed as an input to the front-end physical synthesis. Recently, with the increasing complexity of IP blocks, and in particular with auto-generated RTL for machine learning (ML) accelerators, the number of hard macros in a single RTL block can easily run into the several hundreds. This makes the task of generating an automatic floorplan (.def) with IO pin and macro placements for front-end physical synthesis even more critical and challenging. The so-called peripheral approach of forcing macros to the periphery of the layout is no longer viable when the ratio of the sum of the macro perimeters to the floorplan perimeter is large, since this increases the required stacking depth of macros. In this paper, we develop a novel multilevel physical planning approach that exploits the hierarchy and dataflow inherent in the design RTL, and describe its realization in a new hierarchical macro placer, Hier-RTLMP. Hier-RTLMP borrows from traditional approaches used in manual system-on-chip (SoC) floorplanning to create an automatic macro placement for use with large IP blocks containing very large numbers of hard macros. Empirical studies demonstrate substantial improvements over the previous RTL-MP macro placement approach, and promising post-route improvements relative to a leading commercial place-and-route tool.

연구 동기 및 목표

• 머신러닝 가속기 등 복잡하고 자동 생성된 RTL 설계에서 발생하는 매크로 배치 문제의 증가를 다루며, 기존의 단일 주변 배치 방식이 과도한 스태킹 깊이와 나쁜 와이어링 길이를 유발하는 문제를 해결한다.
• 수백 개의 매크로를 포함한 대규모 설계에서 실패하는 기존 도구인 RTL-MP의 한계를 극복하며, 단일 수준의 물리적 계층에 의존하는 문제를 해결한다.
• 데이터플로우 토폴로지와 효율적인 파wr 그리드 생성을 고려한 자동화된 고품질 매크로 배치를 가능하게 하며, 주변부뿐 아니라 코어 영역 내 매크로 타일링을 허용한다.
• 전문가가 사용하는 SoC 플로어플래닝 관행을 모방하면서도 완전 자동화되고 산업적 P&R 워크플로우와 호환되는 확장 가능한 다수준 물리적 기획 프레임워크를 개발한다.

제안 방법

• 기능적 및 데이터플로우 관계를 기반으로 매크로를 군집화하는 자동 군집화 엔진을 사용해 논리적 RTL 계층을 다수준의 물리적 계층으로 변환한다. 각 수준에서 크기 기반 임계값을 적용해 군집 생성을 수행한다.
• 새로운 이중 단계 형태 설계 엔진을 도입한다: 하향식 분석을 통해 자식 군집 기반으로 가능한 군집 형태를 결정하고, 상향식 정렬을 통해 부모 군집 외곽선에 의해 제약을 받는 최적화를 수행한다.
• 계층적 마크로 배치를 수준별로 수행하며, 물리적 군집 경계 내에서 매크로 그룹을 배치하고 타일링하여 와이어링 길이를 최소화하고 루팅 가능성을 확보한다.
• 정규화된 와이어링 길이, 타이밍 슬래그(WNS/TNS), 혼잡도를 조합한 가중치 기반 비용 함수를 사용하며, 10~50회의 시행을 통해 파rameter 자동 튜닝(예: 세그먼트 수 φ, 경계 가중치 ζ)을 통해 QoR를 최적화한다.
• Cadence Innovus 21.1과 통합하여 전체 P&R 워크플로우 검증을 수행하며, 클럭 트리 합성 및 후루팅 최적화를 포함해 실제 PPA 영향을 측정한다.
• 오픈소스 배포를 위해 OpenROAD 인fra를 활용하며, 재현 가능하고 커뮤니티가 사용할 수 있도록 공개된 런스크립트 및 설정 지원을 제공한다.

(a)

실험 결과

연구 질문

• RQ1 데이터플로우 토폴로지와 유지하면서 코어 영역 타일링을 허용함으로써, 수백 개의 매크로를 포함한 설계에서 주변부 전용 배치 방식에 비해 계층적 마크로 플레이서가 성능을 뛰어넘을 수 있는가?
• RQ2 RTL 논리 계층에서 유도된 다수준 물리적 계층은 단일 수준 접근 방식인 RTL-MP에 비해 확장성과 배치 품질을 어떻게 향상시키는가?
• RQ3 자동화된 파rameter 튜닝(φ, ζ)이 다양한 산업 및 오픈소스 설계에서 후루팅 타이밍 및 혼잡도 메트릭을 얼마나 향상시킬 수 있는가?
• RQ4 완전 자동화된 마크로 플레이서가 상용 도구를 능가하는 PPA 성능을 달성하면서도 런타임을 수개월 수준으로 줄일 수 있는가?

주요 결과

• RTL-MP가 여전히 기능 가능한 케이스에서 Hier-RTLMP는 런타임을 13배 빠르게 하여 확장성 향상의 뚜렷한 성과를 보였다.
• Ariane (NG45) 설계에서 Hier-RTLMP는 후루팅 후 WNS를 -97 ps에서 -76 ps로 24% 향상시키며, TNS는 -55 ns에서 -30 ns로 45% 개선했다. 상용 도구 대비 유의미한 성능 향상이다.
• CA53 (GF12) 설계에서 Hier-RTLMP는 정규화된 와이어링 길이를 1.08에서 1.07로 10% 감소시키며, TNS는 -167 ns에서 -140 ns로 17% 향상시켰다. 상용 도구 대비 유리한 결과를 달성했다.
• 50회 시행($autotune_{50}^{*}$)을 통한 자동 튜닝은 기본 설정 또는 10회 튜닝 대비 항상 더 우수한 후루팅 타이밍 및 와이어링 길이를 제공했으며, 설계 공간 탐색에서 최적의 구성이 빠르게 도출되었다.
• 최적의 자동 튜닝 구성($autotune_{50}^{*}$)은 Ariane에서 WNS를 -76 ps로 개선했고, CA53에서는 -0.25 ps로 개선했으며, 면적과 전력에 거의 영향을 주지 않아 다양한 공정 노드에서의 강건성을 입증했다.
• Hier-RTLMP가 생성한 후루팅 레이아웃은 혼잡도 메트릭이 향상되었으며, 핵심 설계에서 평균 수평 및 수직 혼잡도가 감소하여 루팅 가능성이 향상됨을 시사한다.

(b)