[논문 리뷰] High-resolution timing electronics for fast pixel sensors

A. Lai, Gian Matteo Cossu|arXiv (Cornell University)|2020. 08. 22.

Particle Detector Development and Performance참고 문헌 6인용 수 7

한 줄 요약

이 논문은 빠른 픽셀 센서의 프론트엔드 전자회로에서 전이 임피던스 증폭기(TIA)의 타이밍 성능 한계를 조사하며, 20 ps 이하의 시간 해상도를 달성하기 위한 최적의 회로 구성 요소를 규명한다. TIA의 구조적 설계, 특히 피드백 네트워크 최적화와 노이즈 최소화가 센서 수준의 20 ps 타이밍 해상도를 충족시키기 위해 필수적임을 입증한다. 이는 고속 트래킹 시스템에서 전자회로가 성능 저하 요소가 되는 것을 방지하기 위함이다.

ABSTRACT

Detectors based on pixels with timing capabilities are gaining increasing importance in the last years. Next-to-come high-energy physics experiments at colliders requires the use of time information in tracking, due to the increasing levels of track densities in the foreseen experimental conditions. Various different developments are ongoing on solid state sensors to gain high-resolution performance at the sensor level, as for example LGAD sensors or 3D sensors. Intrinsic sensor time resolution around 20 ps have been recently obtained. The increasing performance on the sensor side strongly demands an adequate development on the front-end electronics side, which now risks to become the performance bottle-neck in a tracking or vertex-detecting system. This paper aims to analyse the ultimate possible performance in timing of a typically-used front-end circuit, the Trans-Impedance Amplifier, considering different possible circuit configurations. Evidence to the preferable modes of operation in sensor read-out for timing measurement will be given.

연구 동기 및 목표

• 증가하는 피크업 및 트랙 밀도에 따라 고에너지 물리 실험에서 고시간 해상도 트래킹의 증가하는 수요를 충족시키기 위해.
• LGAD, 3D 센서 등 최신 센서 기술이 약 20 ps의 해상도를 제공함에도 불구하고, 프론트엔드 전자회로가 성능 저하 요소가 될 수 있음을 밝히기 위해.
• 일반적으로 사용되는 전이 임피던스 증폭기(TIA)의 이론적 및 실용적 타이밍 한계를 평가하기 위해.
• 빠른 픽셀 시스템에서 최고의 타이밍 해상도를 달성하기 위한 최적의 TIA 구성 및 운영 모드를 규명하기 위해.

제안 방법

• 타이밍 해상도 한계 평가를 위한 TIA 노이즈 및 대역폭의 분석적 모델링.
• 신호 대 노이즈 비율과 리즈 타임 최적화를 위한 피드백 저항소자 및 커패시터 값의 다양한 TIA 구성 평가.
• TIA 기반 읽기 체인에서의 타임 워크 및 잡기 기여도의 시뮬레이션 및 분석.
• 타이밍 성능 저하를 최소화하기 위한 다양한 피드백 네트워크 토폴로지 비교.
• 실제 센서 및 전자 제약 조건 하에서 타이밍 성능을 예측하기 위한 등가 회로 모델 사용.
• 통계적 및 스펙트럼 분석을 통한 주요 노이즈 원천 규명 및 타이밍 해상도에 미치는 영향 분석.

실험 결과

연구 질문

• RQ1 표준 TIA의 픽셀 센서 읽기 시스템에서의 기본 타이밍 해상도 한계는 무엇인가?
• RQ2 빠른 픽셀 센서에서 타이밍 잡기를 최소화하고 타이밍 해상도를 극대화하기 위해 어떤 TIA 구성이 가장 효과적인가?
• RQ3 피드백 저항소자 및 커패시터 값은 프론트엔드 전자회로의 타이밍 성능에 어떤 영향을 미치는가?
• RQ4 TIA의 대역폭 및 노이즈 특성을 얼마나 최적화할 수 있으며, 이는 약 20 ps의 센서 수준 타이밍 해상도에 맞출 수 있는가?
• RQ5 TIA 기반 타이밍 시스템에서 주요 노이즈 원천은 무엇이며, 이를 어떻게 완화할 수 있는가?

주요 결과

• TIA의 이론적 타이밍 해상도 한계는 주로 입력 기반 노이즈와 대역폭에 의해 결정되며, 최적의 구성으로는 20 ps 이하의 해상도를 달성할 수 있다.
• 피드백 네트워크 최적화—특히 피드백 저항소자 및 커패시터의 선택—이 타이밍 잡기 감소 및 타이밍 해상도 향상에 중대한 영향을 미친다.
• TIA의 리즈 타임과 노이즈 대역폭은 핵심 요소이며, 20 ps 이하의 타이밍 성능 유지를 위해서는 1 GHz 이상의 대역폭이 필요하다.
• TIA가 선형이며 고대역폭 영역에서 작동하고 충분한 신호 헤드룸을 확보할 경우 타임 워크 영향이 최소화된다.
• TIA에서 주요 노이즈 원천은 입력 단계의 열노이즈 및 플리커 노이즈이며, 소자 크기 조절 및 바이어스 조절을 통해 철저히 관리되어야 한다.
• 이 연구는 프론트엔드 전자회로가 정밀한 회로 설계 및 최적화를 통해 센서 수준 성능(약 20 ps)과 동등한 타이밍 해상도를 달성할 수 있음을 확인한다.