[논문 리뷰] High Speed Reconfigurable FFT Design by Vedic Mathematics

Ashish Raman, Anvesh Kumar외 1명|arXiv (Cornell University)|2010. 06. 14.

Numerical Methods and Algorithms참고 문헌 2인용 수 14

한 줄 요약

이 논문은 고속이며 재구성 가능한 FFT 아키텍처를 제안하며, 특히 우르다바 트리야크바이암 곱셈 알고리즘을 사용하여 계산 효율성을 향상시킨다. 4x4비트 곱셈을 더 작은 2x2비트 곱셈기로 분해하고 런타임 재구성 가능성을 제공함으로써, 기존의 FPGA 플랫폼에서의 전통적 FFT 구현 대비 더 빠른 속도와 더 낮은 면적을 달성한다.

ABSTRACT

The Fast Fourier Transform (FFT) is a computationally intensive digital signal processing (DSP) function widely used in applications such as imaging, software-defined radio, wireless communication, instrumentation. In this paper, a reconfigurable FFT design using Vedic multiplier with high speed and small area is presented. Urdhava Triyakbhyam algorithm of ancient Indian Vedic Mathematics is utilized to improve its efficiency. In the proposed architecture, the 4x4 bit multiplication operation is fragmented reconfigurable FFT modules. The 4x4 multiplication modules are implemented using small 2x2bit multipliers. Reconfigurability at run time is provided for attaining power saving. The reconfigurable FFT has been designed, optimized and implemented on an FPGA based system. This reconfigurable FFT is having the high speed and small area as compared to the conventional FFT.

연구 동기 및 목표

• 디지털 신호 처리 응용 분야에서 기존 FFT 구현의 높은 계산 복잡도와 면적 오버헤드 문제를 해결하기 위해.
• 런타임 재구성 가능성을 통해 FFT 처리의 전력 소모를 줄이고 성능을 향상시키기 위해.
• 고대 인도의 Vedic 수학, 특히 우르다바 트리야크바이암 알고리즘을 활용해 FFT 계산에서 효율적인 곱셈을 실현하기 위해.
• 다양한 워드 길이 연산을 지원하는 재구성 가능한 FFT 아키텍처를 설계하여 동적 전력 및 면적 최적화를 실현하기 위해.
• 제안된 FFT 설계를 FPGA 플랫폼에 구현하고 검증하여 실시간 신호 처리 응용 분야에 적합함을 입증하기 위해.

제안 방법

• FFT 브리지지 유닛에서 고속 곱셈을 수행하기 위해 Vedic 수학의 우르다바 트리야크바이암 알고리즘을 활용한다.
• 하드웨어 복잡도를 감소시키고 모듈성을 향상시키기 위해 4x4비트 곱셈을 네 개의 2x2비트 곱셈 모듈로 분해한다.
• 런타임 중에 다양한 데이터 경로 폭으로의 동적 전환을 허용하는 재구성 가능한 FFT 아키텍처를 설계한다.
• 합성과 최적화를 위해 하드웨어 기술 언어를 사용하여 FPGA 플랫폼에 FFT 코어를 구현한다.
• 효율적인 Vedic 곱셈 논리로 비critical 경로 지연을 최소화하여 면적과 속도를 최적화한다.
• 응용 요구 사항에 따라 처리 폭을 조정함으로써 전력 절약 모드를 활성화하기 위해 런타임 재구성 가능성을 통합한다.

실험 결과

연구 질문

• RQ1 기존의 곱셈기 대비 우르다바 트리야크바이암 곱셈 알고리즘이 FFT 계산의 지연과 면적을 크게 줄일 수 있는가?
• RQ2 FFT 아키텍처에서 런타임 재구성 가능성이 다양한 신호 처리 워크로드에서 전력 소모와 처리량에 어떤 영향을 미치는가?
• RQ3 4x4비트 곱셈을 2x2비트 곱셈기로 모듈화한 방식이 하드웨어 효율성과 확장성에 얼마나 기여하는가?
• RQ4 FPGA 기반 FFT 설계에서 Vedic 곱셈을 사용할 경우 속도와 면적 측면에서 성능 향상은 어느 정도인가?
• RQ5 제안된 재구성 가능한 FFT는 자원 활용도를 낮추고 처리량을 향상시키는 동안 높은 정확도를 유지할 수 있는가?

주요 결과

• 제안된 FFT 설계는 우르다바 트리야크바이암 곱셈 알고리즘으로 최적화된 비critical 경로 지연 덕분에 더 빠른 속도를 달성한다.
• 재구성 가능한 아키텍처는 처리 요구 사항에 따라 데이터 경로 폭을 동적으로 조정함으로써 면적 소비를 줄인다.
• 4x4비트 곱셈을 2x2비트 곱셈기로 구현함으로써 하드웨어 복잡도가 감소하고 모듈성이 향상된다.
• 런타임 재구성 가능성이 저복잡도 연산 동안 처리 폭을 축소함으로써 전력 절약을 가능하게 한다.
• FPGA 구현 결과는 기존 FFT 아키텍처에 비해 처리량과 자원 활용도 측면에서 향상된 성능을 보였다.
• 설계는 FPGA 플랫폼에서 검증되어 실시간 디지털 신호 처리 응용 분야에 실현 가능함을 확인했다.