[논문 리뷰] Hybrid Memristor-CMOS (MeMOS) based Logic Gates and Adder Circuits

Tejinder Singh|arXiv (Cornell University)|2015. 06. 19.

Advanced Memory and Neural Computing참고 문헌 23인용 수 31

한 줄 요약

이 논문은 TeAM 멤리스터 모델을 사용하여 180 nm CMOS 공정에서 논리 게이트와 전체 가산기 회로를 구현하는 하이브리드 멤리스터-CMOS(MeMOS) 논리 아키텍처를 제안한다. 멤리스터를 AND/OR 연산에 활용하고 CMOS 인버터를 NOT 논리에 사용함으로써, 표준 CMOS 대비 47% 더 작은 면적을 달성하면서도 1.8 V에서 성능을 유지하여 높은 면적 효율성과 기존 CMOS 공정과의 호환성을 입증한다.

ABSTRACT

Practical memristor came into picture just few years back and instantly became the topic of interest for researchers and scientists. Memristor is the fourth basic two-terminal passive circuit element apart from well known resistor, capacitor and inductor. Recently, memristor based architectures has been proposed by many researchers. In this paper, we have designed a hybrid Memristor-CMOS (MeMOS) logic based adder circuit that can be used in numerous logic computational architectures. We have also analyzed the transient response of logic gates designed using MeMOS logic circuits. MeMOS use CMOS 180 nm process with memristor to compute boolean logic operations. Various parameters including speed, ares, delay and power dissipation are computed and compared with standard CMOS 180 nm logic design. The proposed logic shows better area utilization and excellent results from existing CMOS logic circuits at standard 1.8 V operating voltage.

연구 동기 및 목표

• 멤리스터와 CMOS를 통합하여 효율적인 논리 연산을 수행하는 하이브리드 MeMOS 논리 패밀리 개발
• 순수 멤리스터 기반 IMPLY 논리의 한계를 극복하기 위해 복잡한 읽기/쓰기 제어기가 필요로 하고 CMOS 호환성이 떨어지는 문제 해결
• TeAM 멤리스터 모델을 사용하여 MeMOS 기반 논리 게이트와 전체 가산기 회로의 설계 및 시뮬레이션 수행
• 표준 CMOS 180 nm 논리와 비교하여 지연, 전력 소모, 상승/하강 시간, 면적 효율성 등의 성능 지표 평가
• MeMOS가 기존의 CMOS 논리 아키텍처에 대체 가능한 확장성 있고 면적 효율적인 방법임을 입증

제안 방법

• 실제 논리 구현을 위해 전류 임계값 파rameter를 갖는 TeAM(임계값 적응형 멤리스터) 모델을 사용하여 멤리스터 동작을 시뮬레이션한다.
• AND 및 OR 논리 연산은 저항 상태가 논리 수준을 나타내는 멤리스터 크로스바 구성으로 실현된다.
• CMOS 출력 전압 수준과의 호환성을 유지하기 위해 NOT 논리는 표준 CMOS 인버터를 사용하여 실현된다.
• 전체 가산기 회로는 MeMOS 논리로 설계되며, SUM은 VIAs를 통해 CMOS 및 멤리스터 층 간의 인터페이스로 계산되고, CARRY는 전적으로 멤리스터 층에서 계산된다.
• CMOS 180 nm 공정 파라미터를 사용하여 회로 시뮬레이션을 수행하고, 지연, 전력 소모, 상승/하강 시간 등의 성능 지표를 추출하여 순수 CMOS 설계와 비교한다.
• 레이아웃 분석을 통해 멤리스터(3 nm 폭)가 폴ysiSilicon 층에 고밀도로 패ack되어 고집적화와 면적 감소를 가능하게 함을 확인한다.

실험 결과

연구 질문

• RQ1 기본 논리 게이트 및 가산기 회로에 대해 MeMOS 논리가 표준 CMOS 180 nm 논리보다 더 높은 면적 효율성을 달성할 수 있는가?
• RQ2 MeMOS 기반 논리 게이트의 일시적 응답(지연, 상승/하강 시간)은 기존 CMOS 실현 방식과 비교해 어떻게 되는가?
• RQ3 멤리스터 통합이 MeMOS 회로에서 전력 소모, 특히 정적 및 동적 전력에 어떤 영향을 미치는가?
• RQ4 IMPLY 기반 논리 패밀리에 비해 MeMOS 논리가 외부 제어기의 필요성을 얼마나 줄일 수 있는가?
• RQ5 MeMOS 논리는 논리 호환성과 성능을 유지하면서 기존 CMOS 기술과 원활하게 통합될 수 있는가?

주요 결과

• MeMOS 기반 전체 가산기는 표준 CMOS 180 nm 논리 대비 면적을 47% 감소시켰으며, 주로 멤리스터의 밀도 높은 통합 덕분이다.
• MeMOS 논리 게이트의 일시적 응답은 지연 및 상승/하강 시간에서 CMOS와 유사한 성능을 보이며, 성능 저하가 없음을 시사한다.
• 전력 소모는 신호 전환에 의해 유발되는 동적 전력에 의해 주로 결정되며, 버퍼 삽입을 통해 정적 전력은 감소했고 MeMOS 아키텍처에서는 주요 문제로 작용하지 않는다.
• MeMOS 논리 패밀리에서는 IMPLY 논리가 요구하는 복잡한 외부 읽기/쓰기 제어기가 필요로 하지 않아 확장성과 통합 용이성이 향상된다.
• 하이브리드 설계로 다용도 연산이 가능해졌으며, CARRY 생성은 전적으로 멤리스터 층에서 처리되고, SUM은 CMOS-멤리스터 인터페이스를 통해 계산되어 모듈성이 향상되었다.
• 레이아웃 분석을 통해 멤리스터(3 nm 폭)가 폴ysiSilicon 층에 고밀도로 통합될 수 있으며, MOSFET 당 여러 개의 멤리스터를 배치할 수 있어 고밀도 회로 구현이 가능하다.