[논문 리뷰] Importance of Diagonal Gates in Tensor Network Simulations

Danylo Lykov, Yuri Alexeev|arXiv (Cornell University)|2021. 06. 29.

Quantum Computing Algorithms and Architecture참고 문헌 16인용 수 4

한 줄 요약

이 논문은 양자 근사 최적화 알고리즘(QAOA) 회로의 텐서 네트워크 시뮬레이션을 크게 가속화하는 두 가지 최적화 기법—대각 게이트 표현 및 ZZ-게이트 단순화—을 소개한다. 텐서 네트워크를 대각 게이트를 활용하도록 재구성하고 ZZ 게이트를 분해함으로써, 초수퍼컴퓨터에서 최대 1,000만 배의 속도 향상을 달성하였으며, 시뮬레이션 깊이를 p=2에서 p=5로, 큐비트 수를 180개에서 244개로 확장하여 양자 우월성 벤치마킹을 위한 확장성을 크게 향상시켰다.

ABSTRACT

In this work we present two techniques that tremendously increase the performance of tensor-network based quantum circuit simulations. The techniques are implemented in the QTensor package and benchmarked using Quantum Approximate Optimization Algorithm (QAOA) circuits. The techniques allowed us to increase the depth and size of QAOA circuits that can be simulated. In particular, we increased the QAOA depth from 2 to 5 and the size of a QAOA circuit from 180 to 244 qubits. Moreover, we increased the speed of simulations by up to 10 million times. Our work provides important insights into how various techniques can dramatically speed up the simulations of circuits.

연구 동기 및 목표

• 텐서 네트워크 시뮬레이션에서 발생하는 계산 및 메모리 병목 현상을 해결하기 위해, 특히 QAOA와 같은 변량 양자 알고리즘에 초점을 맞춘다.
• 텐서 네트워크 구조를 최적화하여 대규모 양자 회로의 고전적 시뮬레이션 효율성을 향상시킨다.
• 기존의 고전적 하드웨어를 사용하여 이전에 가능하지 않았던 더 깊고 더 큰 QAOA 회로의 시뮬레이션을 가능하게 한다.
• 수축 폭과 계산 비용을 감소시키는 실용적이고 구현 가능한 기법을 제공한다.

제안 방법

• 저자는 QAOA 회로를 위한 MaxCut 문제에 초점을 맞춰 QTensor 시뮬레이터에서 텐서 네트워크 수축 방법을 구현한다.
• 양자 진동을 모델링하기 위해 페인만 경로 형식을 적용하고, 회로 진동의 텐서 네트워크 표현을 유도한다.
• 단일 큐비트 및 이중 큐비트 게이트를 대각 기저로 재작성함으로써 텐서 랭크와 수축 복잡도를 감소시키는 대각 게이트 최적화 기법을 도입한다.
• ZZ 유형의 얽힘 게이트를 대각 연산의 순서로 표현하여 네트워크 내 비희소 텐서의 수를 감소시킨다.
• 최적화 파이프라인은 수축 폭이 낮은 더 컴act한 텐서 네트워크로 회로를 변환하여 더 빠른 수축 순서 탐색을 가능하게 한다.
• 성능은 랜덤 3-정규 그래프에서의 QAOA 회로를 사용하여 FLOPs와 메모리 사용량을 측정하여 벤치마크화한다.

Figure 2: Line graphs of tensor networks for calculating QAOA ansatz state using different optimizations. “Default” and “diagonal” show line graphs of tensor network for the circuit shown in Figure 1 , using a full-matrix gates and diagonal gates approach, respectively. “ZZ gates + diagonal” is obta

실험 결과

연구 질문

• RQ1 대규모 QAOA 회로를 시뮬레이션하기 위해 텐서 네트워크 수축 효율성을 어떻게 향상시킬 수 있는가?
• RQ2 대각 게이트 표현이 텐서 네트워크 복잡도와 시뮬레이션 비용을 얼마나 감소시키는가?
• RQ3 ZZ-게이트 단순화와 대각 게이트 최적화를 결합하면 양자 회로 시뮬레이션에서 뚜렷한 속도 향상을 이룰 수 있는가?
• RQ4 기존의 고전적 하드웨어에서 최적화된 텐서 네트워크 기법을 사용해 시뮬레이션할 수 있는 최대 회로 깊이와 큐비트 수는 얼마인가?
• RQ5 이러한 최적화는 회로 크기와 깊이 증가에 따라 어떻게 스케일링되는가?

주요 결과

• 대각 게이트 최적화만으로도 텐서 네트워크 수축 폭이 감소하고 더 큰 회로의 시뮬레이션을 가능하게 하며, 특히 더 깊은 회로에서 가장 뚜렷한 성능 향상이 관찰된다.
• 대각 게이트 표현과 ZZ-게이트 단순화를 결합하면 가장 높은 속도 향상을 달성하여, p=5 QAOA 회로의 경우 최대 1,000만 배 빠른 시뮬레이션을 구현한다.
• 초수퍼컴퓨터에서 QAOA 깊이 p는 기존의 2에서 5로 증가하여 양자 우월성 벤치마킹을 위한 시뮬레이션 범위가 확장된다.
• 초수퍼컴퓨터에서의 최대 큐비트 수는 180개에서 244개로 증가하였으며, 더 작은 인스턴스에 대해서는 노트북에서도 결과가 검증되었다.
• 최적화 기법은 메모리 요구량을 감소시켜 대규모 QAOA 회로의 단일 진폭 평가를 효율적으로 수행할 수 있게 하였다.
• 성능 향상은 회로 크기에 따라 스케일링되며, 이는 대각 게이트 최적화가 더 크고 더 복잡한 회로에서 비례적으로 더 큰 이점을 제공함을 시사한다.

Figure 3: Number of FLOPs to calculate a single amplitude of QAOA ansatz state for MaxCut using a different number of QAOA iterations. Each line shows a combination of optimization techniques, with “diagonal + ZZ gates” being the most advanced one. The shaded region shows 1- $\sigma$ interval over 5