[논문 리뷰] Improved bounds for reduction to depth 4 and depth 3

Sébastien Tavenas|HAL (Le Centre pour la Communication Scientifique Directe)|2013. 04. 21.

Complexity and Algorithms in Graphs참고 문헌 10인용 수 12

한 줄 요약

이 논문은 산술 회로를 깊이-4 및 깊이-3 동차 회로로 줄이는 데 있어 상한을 향상시킨다. n개의 변수를 가진 차수 d이고 크기 s인 다항식은 깊이-4 회로로 크기 $2^{O(\big(\mathrm{d}\log(ds)\log(n)\big)^{1/2})}$ 로 계산될 수 있으며, 동일한 점근적 크기의 깊이-3 회로로도 계산될 수 있다. 이 결과는 이전의 상한을 더욱 날카롭게 하고 깊이-4 회로의 복잡도를 최적에 가깝게 만들며, 영구행렬 및 행렬식 다항식에 대한 하한에 대한 함의를 가진다.

ABSTRACT

Koiran showed that if a $n$-variate polynomial of degree $d$ (with $d=n^{O(1)}$) is computed by a circuit of size $s$, then it is also computed by a homogeneous circuit of depth four and of size $2^{O(\sqrt{d}\log(d)\log(s))}$. Using this result, Gupta, Kamath, Kayal and Saptharishi gave a $\exp(O(\sqrt{d\log(d)\log(n)\log(s)}))$ upper bound for the size of the smallest depth three circuit computing a $n$-variate polynomial of degree $d=n^{O(1)}$ given by a circuit of size $s$. We improve here Koiran's bound. Indeed, we show that if we reduce an arithmetic circuit to depth four, then the size becomes $\exp(O(\sqrt{d\log(ds)\log(n)}))$. Mimicking Gupta, Kamath, Kayal and Saptharishi's proof, it also implies the same upper bound for depth three circuits. This new bound is not far from optimal in the sense that Gupta, Kamath, Kayal and Saptharishi also showed a $2^{Ω(\sqrt{d})}$ lower bound for the size of homogeneous depth four circuits such that gates at the bottom have fan-in at most $\sqrt{d}$. Finally, we show that this last lower bound also holds if the fan-in is at least $\sqrt{d}$.

연구 동기 및 목표

• 일般 산술 회로를 동차 깊이-4 및 깊이-3 회로로 변환하는 데 있어 알려진 상한을 향상시키는 것.
• 영구행렬 및 행렬식을 계산하는 깊이-4 회로에 대해 존재하는 상한과 하한 사이의 격차를 좁히는 것.
• 회로 깊이 축소와 산술 회로에 대한 초다항식 하한 사이의 관계를 강화하는 것.
• 한정된 또는 비한정된 팬인을 가진 깊이-4 회로에 대한 하한이 일반 회로에 대해 강력한 하한을 이끌어낼 수 있음을 보여주는 것.
• 세컨드 수치적 분석 및 단항식 지지 집합 기법을 사용하여 회로 복잡도 분석을 정교화하는 것.

제안 방법

• 더 정교한 코이란의 깊이-4 축소 기법을 활용하며, 단항식 지지 집합과 팬인 제약 조건에 대한 더 날카운 상한을 통합한다.
• 승수 게이트에서 팬인이 유한한 계층적 구조로 산술 회로를 층화된 깊이-4 형태로 분해한다.
• 합과 곱에서 단항식의 수에 대한 조합적 상한을 적용하여 회로 크기 증가를 통제한다.
• 세컨드 수치적 분석을 통해 영구행렬 또는 행렬식을 계산하는 동차 깊이-4 회로의 크기 하한을 확립한다.
• 구타 등이의 깊이-3 축소에서 코이란의 기존 상한을 개선된 깊이-4 상한으로 대체하여 더 날카운 깊이-3 상한을 도출한다.
• 동일한 프레임워크를 적용하여, 하단 팬인이 $\Omega(\sqrt{n})$ 이상일 경우에도 하한이 $2^{\Omega(\sqrt{n}\log n)}$ 로 유지됨을 보여준다.

실험 결과

연구 질문

• RQ1 일반 회로를 시뮬레이션하는 깊이-4 동차 산술 회로의 크기를 코이란의 상한을 초월해 향상시킬 수 있는가?
• RQ2 일반 산술 회로의 깊이-3 회로 시뮬레이션에 대해 가장 날카운 상한은 무엇인가?
• RQ3 하단 팬인이 $\Omega(\sqrt{n})$ 이상일 경우에도 영구행렬을 계산하는 깊이-4 회로에 대해 $2^{\Omega(\sqrt{n}\log n)}$ 하한이 성립하는가?
• RQ4 깊이-4 축소 기법을 사용하여 행렬식에 대해 거의 최적의 깊이-3 상한을 도출할 수 있는가?
• RQ5 하단 팬인이 제약을 받을 경우, 행렬식을 계산하는 동차 깊이-4 회로의 최소 크기는 얼마인가?

주요 결과

• 논문은 크기 s이고 차수 d인 산술 회로를 동차 깊이-4 회로로 축소하는 데 대해 새로운 상한 $2^{O\big(\sqrt{d\log(ds)\log n}\big)}$ 을 확립한다.
• 이 상한은 코이란의 $2^{O(\sqrt{d}\log d\log s)}$ 상한을 향상시키며, 특히 $d, s = n^{O(1)}$ 일 경우 지수 부분을 $\sqrt{n}\log^2 n$ 에서 $\sqrt{n}\log n$ 으로 줄인다.
• 향상된 깊이-4 상한은 동일한 회로 클래스에 대해 $2^{O\big(\sqrt{d\log(ds)\log n}\big)}$ 의 깊이-3 상한을 암시한다.
• 하단 팬인이 최소 $\Omega(\sqrt{n})$ 이상일 경우, 영구행렬 또는 행렬식을 계산하는 동차 깊이-4 회로에 대해 $2^{\Omega(\sqrt{n}\log n)}$ 하한이 증명되었으며, 이는 거의 최적임을 보여준다.
• 논문은 하단 팬인에 하한 $t$ 가 존재할 경우에도 영구행렬을 계산하는 깊이-4 회로의 크기가 $2^{\Omega(t\log n)}$ 임을 보여주며, 이는 이전 결과를 일반화한다.
• 행렬식의 경우, 하단 팬인이 $\Omega(\sqrt{n})$ 이거나 레벨-3 팬인이 $O(\sqrt{n})$ 일 경우, 깊이-4 회로의 크기가 $2^{\Theta(\sqrt{n}\log n)}$ 가 되며, 이는 알려진 구성과 일치함을 확인한다.