[논문 리뷰] Inter-Tier Process Variation-Aware Monolithic 3D NoC Architectures

Shouvik Musavvir, Anwesha Chatterjee외 3명|arXiv (Cornell University)|2019. 06. 10.

Interconnection Networks and Systems참고 문헌 37인용 수 4

한 줄 요약

이 논문은 온도 유도 프로세스 변동성으로 인한 성능 저하를 완화하기 위해 단일 3D 네트워크온칩(NoC) 아키텍처를 위한 상하위 간 프로세스 변동성 인지 설계 방법론을 제안한다. 변동성 인지 모델링을 바탕으로 내부 라우터 스테이지와 라우터 간 링크를 계층에 따라 전략적으로 분산함으로써, SPLASH-2 및 PARSEC 벤치마크 전반에서 평균 27.4%의 에너지-지연 제품(EDP) 감소를 달성한다. 이는 프로세스 무시 설계 대비 성능 저하를 완화한다.

ABSTRACT

Monolithic 3D (M3D) technology enables high density integration, performance, and energy-efficiency by sequentially stacking tiers on top of each other. M3D-based network-on-chip (NoC) architectures can exploit these benefits by adopting tier partitioning for intra-router stages. However, conventional fabrication methods are infeasible for M3D-enabled designs due to temperature related issues. This has necessitated lower temperature and temperature-resilient techniques for M3D fabrication, leading to inferior performance of transistors in the top tier and interconnects in the bottom tier. The resulting inter-tier process variation leads to performance degradation of M3D-enabled NoCs. In this work, we demonstrate that without considering inter-tier process variation, an M3D-enabled NoC architecture overestimates the energy-delay-product (EDP) on average by 50.8% for a set of SPLASH-2 and PARSEC benchmarks. As a countermeasure, we adopt a process variation aware design approach. The proposed design and optimization method distribute the intra-router stages and inter-router links among the tiers to mitigate the adverse effects of process variation. Experimental results show that the NoC architecture under consideration improves the EDP by 27.4% on average across all benchmarks compared to the process-oblivious design.

연구 동기 및 목표

• 저온 공정으로 인한 상하위 간 프로세스 변동성으로 인한 단일 3D(M3D) NoC 아키텍처의 성능 저하 문제 해결
• 기존의 M3D NoC 설계가 상하위 간 프로세스 변동성을 忽시할 경우 평균 50.8%의 EDP 과대평가를 겪는다는 점 규명
• 내부 라우터 스테이지와 라우터 간 링크의 계층 간 분포를 최적화하기 위한 프로세스 변동성 인지 설계 방법론 개발
• 실제 공정 제약 조건 하에서 M3D NoC 아키텍처의 에너지-지연 제품(EDP) 최소화
• 계층별 성능 격차를 고려함으로써 3D 통합 회로를 위한 더 정확하고 효율적인 NoC 설계 가능화

제안 방법

• 저온 공정으로 인한 상위 계층의 트anz이스터 성능과 하위 계층의 인터커넥트 성능에 미치는 상하위 간 프로세스 변동성 영향 모델링
• 논리 및 인터커넥트의 프로세스 변동성 인지 지연 및 전력 모델을 사용하여 계층 간 성능 변동성 특성 분석
• 성능 특성에 기반하여 내부 라우터 스테이지 및 라우터 간 링크를 계층에 할당하는 설계 최적화 프레임워크 수립
• 계층 간 면적 및 타이밍 제약 조건을 만족하면서 EDP를 최소화하기 위한 다목적 최적화 전략 적용
• SPLASH-2 및 PARSEC 벤치마크 세트에 최적화 적용을 통해 EDP 향상 평가
• 실제 프로세스 변동 조건 하에서 시뮬레이션 기반 평가를 통해 설계 검증

실험 결과

연구 질문

• RQ1 상하위 간 프로세스 변동성을 忽시할 경우 M3D NoC 아키텍처에서 EDP 추정이 얼마나 정확하지 않게 되는가?
• RQ2 내부 라우터 스테이지 및 라우터 간 링크를 어떻게 최적의 방식으로 계층에 분포시하면 프로세스 변동성으로 인한 성능 저하를 완화할 수 있는가?
• RQ3 프로세스 변동성 인지 설계를 사용할 경우 프로세스 무시 기준 대비 달성 가능한 EDP 향상은 어느 정도인가?
• RQ4 SPLASH-2 및 PARSEC 벤치마크와 같은 다양한 워크로드에서 제안된 방법의 성능은 어떠한가?
• RQ5 제안된 최적화가 상하위 변동 조건 하에서도 타이밍 및 면적 제약 조건을 유지하면서 EDP를 감소시킬 수 있는가?

주요 결과

• 상하위 간 프로세스 변동성을 忽시할 경우 기존의 M3D NoC 설계는 평균 50.8%의 EDP 과대평가를 겪는다.
• 제안된 프로세스 변동성 인지 설계는 모든 SPLASH-2 및 PARSEC 벤치마크에서 평균 27.4%의 EDP 감소를 달성한다.
• 다양한 워크로드에서 일관된 EDP 향상이 이루어져, 다양한 트래픽 패턴에 대한 강건성을 입증한다.
• 성능에 민감한 구성 요소를 성능이 높은 계층에 배치함으로써 성능 저하를 효과적으로 완화한다.
• 실제 프로세스 변동 모델 하에서 EDP, 면적, 타이밍 제약 조건을 성공적으로 균형 잡는 최적화 프레임워크를 제공한다.
• 결과적으로 프로세스 변동성 인지 설계가 정확하고 효율적인 M3D NoC 구현을 위해 필수적임을 확인한다.