[논문 리뷰] InterLock: An Intercorrelated Logic and Routing Locking

Hadi Mardani Kamali, Kimia Zamiri Azar외 2명|arXiv (Cornell University)|2020. 09. 04.

Physical Unclonable Functions (PUFs) and Hardware Security참고 문헌 62인용 수 8

한 줄 요약

이 논문은 주요 논리 게이트를 키 프로그래머블 루팅 블록(keyRBs)에 통합함으로써 제안된 캐논리컬 프루닝 및 SAT(CP&SAT) 공격에 저항하는 새로운 상호연결 논리 및 루팅 잠금 기술인 InterLock를 소개한다. 논리와 루팅 오버클러션을 융합함으로써 경계 변수 추가(BVA)를 통한 효과적인 사전처리를 방지하여 이전의 루팅 기반 오버클러션 기법을 100% 성공적으로 무력화시키며, 평균 면적/지연 과부하가 10% 이하로 유지된다.

ABSTRACT

In this paper, we propose a canonical prune-and-SAT (CP&SAT) attack for breaking state-of-the-art routing-based obfuscation techniques. In the CP&SAT attack, we first encode the key-programmable routing blocks (keyRBs) based on an efficient SAT encoding mechanism suited for detailed routing constraints, and then efficiently re-encode and reduce the CNF corresponded to the keyRB using a bounded variable addition (BVA) algorithm. In the CP&SAT attack, this is done before subjecting the circuit to the SAT attack. We illustrate that this encoding and BVA-based pre-processing significantly reduces the size of the CNF corresponded to the routing-based obfuscated circuit, in the result of which we observe 100% success rate for breaking prior art routing-based obfuscation techniques. Further, we propose a new intercorrelated logic and routing locking technique, or in short InterLock, as a countermeasure to mitigate the CP&SAT attack. In Interlock, in addition to hiding the connectivity, a part of the logic (gates) in the selected timing paths are also implemented in the keyRB(s). We illustrate that when the logic gates are twisted with keyRBs, the BVA could not provide any advantage as a pre-processing step. Our experimental results show that, by using InterLock, with only three 8$ imes$8 or only two 16x16 keyRBs (twisted with actual logic gates), the resilience against existing attacks as well as our new proposed CP&SAT attack would be guaranteed while, on average, the delay/area overhead is less than 10% for even medium-size benchmark circuits.

연구 동기 및 목표

• 최신 루팅 기반 오버클러션 기법, 특히 Full-Lock와 Cross-Lock에서 임계적인 취약점을 식별하고 악용한다.
• 경계 변수 추가(BVA) 사전처리를 활용하여 CNF 복잡도를 크게 감소시켜 기존의 루팅 오버클러션 체계를 해체하는 새로운 공격인 캐논리컬 프루닝 및 SAT(CP&SAT)을 개발한다.
• CP&SAT 공격을 무력화시키기 위해 논리와 루팅 오버클러션을 통합한 통합 대응 조치인 InterLock를 설계한다.
• Tgate CMOS, PVIA 안티퓨즈, TIGFET SiNWFET 등 여러 고급 기술을 통해 InterLock의 효과성과 과부하를 평가한다.
• 논리 게이트를 키RBs 내부에 통합함으로써 BVA 기반 사전처리의 이점을 차단함으로써 보안성을 향상시키며, 과도한 면적 또는 지연 과부하 없이도 성능을 유지한다.

제안 방법

• 세부 루팅 제약 조건을 기반으로 키RBs에 대해 효율적인 SAT 인코딩을 적용하는 새로운 CP&SAT 공격을 제안한다.
• SAT 해석 이전에 키RBs의 CNF 표현을 재인코딩하고 단순화하기 위해 경계 변수 추가(BVA) 알고리즘을 도입한다.
• 임계 경로의 논리 게이트를 직접 키RBs에 통합함으로써 BVA 사전처리의 효과를 무력화시키는 InterLock를 설계한다.
• 면적, 전력, 지연 과부하 평가를 위해 세 가지 고급 기술(Tgate CMOS, PVIA 기반 MUX, TIGFET SiNWFET)을 사용하여 InterLock를 구현한다.
• CP&SAT 공격 및 최신으로 제안된 공격에 대한 Resilience 평가를 위해 캐논리컬 프루닝 및 SAT 프레임워크를 사용한다.
• 트랜지스터 수준의 구현과 DRC 준수 배치 전략을 사용하여 벤치마크 회로(예: b15, b14, s35932)를 통해 과부하를 평가한다.

실험 결과

연구 질문

• RQ1 BVA 기반 사전처리 단계가 루팅 기반 오버클러션에서 CNF 복잡도를 크게 감소시켜 효율적인 SAT 기반 키 복구를 가능하게 할 수 있는가?
• RQ2 왜 키RBs 내부에 논리 게이트를 통합함으로써 BVA 사전처리의 효과성이 상실되는가?
• RQ3 InterLock는 CP&SAT 및 기타 SAT 기반 공격에 대해 강력한 저항력을 확보하면서도 면적과 지연 과부하를 얼마나 낮게 유지하는가?
• RQ4 다양한 물리적 기술(Tgate, PVIA, TIGFET)은 InterLock의 구현에 대해 면적, 전력, 지연 과부하에 어떤 영향을 미치는가?
• RQ5 InterLock는 최소한의 성능 저하로 기존 기술 및 신규로 제안된 공격에 대해 100%의 저항력을 제공할 수 있는가?

주요 결과

• CP&SAT 공격는 BVA 사전처리를 통해 CNF 크기를 감소시킴으로써 Full-Lock와 Cross-Lock를 100% 성공률로 해체하여 기존의 루팅 오버클러션에서 임계적인 취약점을 입증한다.
• 키RBs 내부에 논리 게이트를 통합함으로써 BVA 사전처리의 이점을 차단함으로써 공격의 효과를 무력화시키며, CNF 복잡도가 증가한다.
• 중간 크기의 벤치마크 회로에서 평균적으로 InterLock는 면적과 지연 과부하가 10% 미만으로 유지되며, 8×8 키RBs 3개 또는 16×16 키RBs 2개만으로도 가능하다.
• TIGFET 기반 키RBs는 Tgate CMOS 대비 면적 과부하를 최대 20%, 지연 과부하를 최대 56%까지 감소시켜 가장 효율적인 실현 방식이다.
• PVIA 기반 MUX의 수동 삽입은 DRC 위반과 낮은 활용도를 초래하여 이론적 잠재력에도 불구하고 성능 향상은 제한되었다.
• 고슬래크 경로를 사용한 논리 통합은 임계 경로 지연에 최소한의 영향을 미쳐 성능 유지를 보장한다.