[논문 리뷰] Low cost Ge/Si virtual substrate through dislocation trapping by nanovoids

Youcef A. Bioud, Abderraouf Boucherif외 4명|arXiv (Cornell University)|2018. 05. 15.

Nanowire Synthesis and Applications인용 수 6

한 줄 요약

이 논문은 Si 기반에 Ge 에피레익스를 성장시킨 후 후기 에pitaxial 공정을 통해 Ge 층에 나노공극을 도입하여 흐름 불일치 결함 밀도(Threading Dislocation Density, TDD)를 극적으로 감소시킨 저비용 방법을 제시한다. 이러한 나노공극은 잘못된 결함을 포획하는 효과적인 장벽으로 작용하여, TDD가 1×10⁴ cm⁻² 이하로 감소된 고질적이고 완화된 Ge 에피레익스를 Si 기반에서 성장시킬 수 있도록 한다.

ABSTRACT

A low-cost method to reduce the threading disloca-tions density (TDD) in relaxed germanium (Ge) epilayers grown on silicon (Si) substrates is presented. Ge/Si sub-strate was treated with post epitaxial process to create a region with a high density of nanovoids in Ge layer which act as a barrier for threading dislocations propagation .

연구 동기 및 목표

• 그룹 IV 반도체 소자에 적합한 고품질 Ge/Si 가상 기반을 저비용으로 대량 생산할 수 있는 방법을 개발하기 위해.
• Ge 에피레익스를 Si 기반에 성장시킬 때 기인하는 격자 불일치로 인한 높은 흐름 불일치 결함 밀도(Threading Dislocation Density, TDD) 문제를 해결하기 위해.
• 복잡하거나 비싼 에pitaxial 성장 기술이나 버퍼층을 요구하지 않고 TDD를 감소시키기 위해.
• 공학적으로 설계된 나노공극이 Ge/Si 이종구조에서 결정 품질 향상에 효과적인 결함 포집 수단으로 기능하는지 입증하기 위해.

제안 방법

• Si 기반에 성장된 Ge 에피레익스에 후기 에pitaxial 열처리를 적용하여 나노공극 형성을 유도한다.
• 나노공극은 열처리 중 제어된 결함 집합을 통해 형성되며, Ge 층 내에 고밀도의 네트워크를 형성한다.
• 나노공극은 Ge/Si 인터페이스에서 생성된 잘못된 결함을 흡수하여 Ge 층으로의 확산을 방지한다.
• 결함 포집 메커니즘은 나노공극이 풍부한 영역에 결함을 국소화시킴으로써 흐름 불일치 결함 밀도(TDD)를 감소시킨다.
• 표준 Si CMOS 공정과 호환되어 기존 반도체 기술과의 저비용 통합이 가능하다.
• 복잡한 버퍼층이나 격자가 일치하는 기반을 요구하지 않아 제조 공정이 단순화된다.

실험 결과

연구 질문

• RQ1 나노공극을 효과적으로 공학적으로 설계하여 흐름 불일치 결함을 포집하고 TDD를 감소시킬 수 있는가?
• RQ2 Ge/Si 가상 기반에서 나노공극 공학을 적용했을 때 TDD의 최대 감소율은 얼마인가?
• RQ3 나노공극의 분포 및 밀도는 결함 포집 효율성에 어떤 영향을 미치는가?
• RQ4 이 방법은 특수한 재료나 복잡한 성장 단계 없이 저비용, CMOS 호환 공정으로도 적용 가능한가?
• RQ5 나노공극 형성 후 생성된 Ge/Si 가상 기반의 구조적 및 결정 품질은 어떠한가?

주요 결과

• 나노공극 공학 공정을 통해 Ge 에피레익스의 흐름 불일치 결함 밀도(TDD)가 1×10⁴ cm⁻² 이하로 성공적으로 감소시켰다.
• 나노공극은 잘못된 결함을 효과적으로 흡수하는 수단으로 기능하여, 이로 인해 Ge 층으로의 결함 확산을 방지하고 결정 품질을 향상시켰다.
• 표준 Si 기반 CMOS 공정과 호환되어 고품질 가상 기반의 저비용 제조가 가능하다.
• 후기 에pitaxial 열처리 공정은 Ge 층의 전체 구조적 안정성에 영향을 주지 않으면서도 고밀도의 나노공극을 유도한다.
• 이 방법은 복잡한 버퍼층이나 격자가 일치하는 기반의 필요성을 제거하여 제조 비용을 크게 감소시켰다.
• 이 기술은 그룹 IV 광전자 및 전자 소자에 적합한 고품질 Ge/Si 가상 기반을 확보하기 위한 가용성 있고 실용적인 길을 제시한다.