[논문 리뷰] Low-depth Circuit Implementation of Parity Constraints for Quantum Optimization

Josua Unger, Anette Messinger외 3명|arXiv (Cornell University)|2022. 11. 21.

Quantum Computing Algorithms and Architecture인용 수 7

한 줄 요약

이 논문은 페어리티 매핑을 사용한 QAOA에서 3- 및 4-체 파울리-Z 곱 연산자(플라켓츠 제약 조건)를 구현하기 위한 저깊이, 저게이트 수의 양자 회로 구조를 제안한다. 정사각형 격자 레이아웃과 순차적 스트립 기반 분해를 활용함으로써, 시스템 크기와 관계없이 일정한 회로 깊이를 달성하며, 동시에 한 번에 하나의 게이트 유형과 방향만 사용함으로써 하드웨어 제약 조건 하에서 최적의 병렬 처리를 가능하게 한다.

ABSTRACT

We present a construction for circuits with low gate count and depth, implementing three- and four-body Pauli-Z product operators as they appear in the form of plaquette-shaped constraints in QAOA when using the parity mapping. The circuits can be implemented on any quantum device with nearest-neighbor connectivity on a square-lattice, using only one gate type and one orientation of two-qubit gates at a time. We find an upper bound for the circuit depth which is independent of the system size. The procedure is readily adjustable to hardware-specific restrictions, such as a minimum required spatial distance between simultaneously executed gates, or gates only being simultaneously executable within a subset of all the qubits, for example a single line.

연구 동기 및 목표

• 페어리티 매핑을 사용한 QAOA에서 플라켓츠 제약 조건을 구현하기 위한 회로 깊이와 게이트 수를 줄이는 것.
• 근접한 이웃 연결성, 최소 게이트 간격, 제한된 병렬 처리(예: 선 기반 실행) 등의 하드웨어 제약 조건을 다루는 것.
• 완전히 연결된 문제에 국한되지 않고 임의의 그래프 및 초그래프에 적용 가능한 일반적이고 확장 가능한 방법을 개발하는 것.
• 시스템 크기와 관계없이 일정한 회로 깊이를 달성하여 이전의 LHZ 아키텍처 구조에 비해 향상된 성능을 내는 것.
• 하나의 시간 단계에 하나의 게이트 유형과 방향만 사용하면서도 가능한 한 최대한의 병렬 처리를 활용함으로써, 효율적이고 하드웨어에 맞는 컴파일링을 가능하게 하는 것.

제안 방법

• 제어-Z 및 제어-NOT 연산에 기반한 재귀적 분해 전략을 사용하여 3- 및 4-체 Z-곱 연산자를 CNOT 및 ZZ 게이트의 순서로 분해한다.
• 제약 조건은 정사각형 격자에 플라켓츠 형태로 배열되며, 회로는 격자의 방향에 따라 스트립으로 분할되며, 각 스트립은 독립적으로 동시에 처리된다.
• 각 스트립은 시간 단계별로 동일한 유형의 게이트(CNOT 또는 ZZ)와 동일한 방향으로 구성된 단계의 시퀀스로 구현되며, 깊이를 최소화하고 하드웨어에 맞는 최적화를 가능하게 한다.
• 이 구조는 회로 깊이가 시스템 크기와 무관하게 유한하게 유지됨을 보장하며, 정규 플라켓츠 레이아웃에서는 깊이가 O(1)로 스케일링된다.
• 최소한의 공간 간격 또는 제한된 병렬 처리(예: 선 방향으로만 실행) 등의 하드웨어 제약 조건에도 적응 가능하며, 거의 최적의 병렬 처리를 유지한다.
• 순수하게 정사각형 플라켓츠를 위한 별도의 구현 방식은 총 회로 깊이 14(CNOT 깊이 10)를 달성하여 이전 방법의 최적 CNOT 깊이 12보다 뛰어난 성능을 보였다.

실험 결과

연구 질문

• RQ1 정사각형 격자 레이아웃을 사용할 때 QAOA에서 3- 및 4-체 페어리티 제약 조건을 위한 저깊이, 저게이트 수의 회로를 구성할 수 있는가?
• RQ2 제안된 방법은 큐비트 수가 증가함에 따라 시스템 크기와 관계없이 일정한 회로 깊이를 달성하는가?
• RQ3 제한된 병렬 처리 또는 최소 게이트 간격 등의 하드웨어 특성에 맞게 회로를 어떻게 조정할 수 있는가?
• RQ4 구조화된 제약 조건 레이아웃에 대해 Qiskit 및 t|ket⟩과 같은 히وري스틱 양자 회로 최적화 도구보다 깊이와 게이트 수 측면에서 성능을 뛰어나게 할 수 있는가?
• RQ5 특히 정규 플라켓츠 배열에 대해 기존 방법보다 더 낮은 CNOT 깊이를 달성하면서도 저게이트 수를 유지할 수 있는가?

주요 결과

• 제안된 회로는 오직 정사각형 플라켓츠로 구성된 5×5 격자에서 시스템 크기와 관계없이 일정한 회로 깊이 14를 달성하며, 이는 이전 방법의 최적 CNOT 깊이 12를 초월한다.
• 일반적인 플라켓츠 레이아웃(삼각형 플라켓츠 포함)에 대해서도 회로 깊이는 유한하고 시스템 크기와 무관하며, 깊이가 O(1)로 스케일링된다.
• 플라켓츠 수 N_C에 대해 CNOT 게이트 수를 4N_C + √N_C로 줄였으며, 이는 별도의 정사각형 전용 방법의 4.5N_C + 4√N_C보다 더 효율적이다. 혼합 레이아웃에선 더욱 유리하다.
• 히وري스틱 최적화 도구인 Qiskit의 경우 회로 깊이가 시스템 크기와 함께 선형으로 증가하지만(이차 스케일링), 제안된 방법은 깊이가 일정하게 유지되므로 대규모 시스템에 있어 뚜렷한 우수성을 보인다.
• 제한된 게이트 실행(예: 선 기반 또는 거리 제약)이 있는 하드웨어에서도 거의 최적의 병렬 처리를 가능하게 하여 실제 NISQ 장치에 매우 적합하다.
• 하나의 시간 단계에 하나의 게이트 유형과 방향만 사용하는 이 방법의 체계적인 게이트 패턴은 현재 및 근접한 미래의 양자 하드웨어에서 효율적인 컴파일링과 실행을 가능하게 한다.