[논문 리뷰] Memory Efficient Decoders using Spatially Coupled Quasi-Cyclic LDPC Codes

Vikram Arkalgud Chandrasetty, Sarah J. Johnson외 1명|arXiv (Cornell University)|2013. 05. 24.

Error Correcting Code Techniques참고 문헌 23인용 수 5

한 줄 요약

이 논문은 순환 재사용을 통한 주기적 시간변동 비순환 행렬을 사용하여 메모리 효율적인 공간 결합 비순환 LDPC(SC-QC-LDPC) 코드를 제안한다. 재사용-3를 통해, 표준 비주기적 SC-LDPC 코드와 유사한 BER 성능을 달성하면서 FPGA 구현에서 블록 램(BRAM)이 필요 없어지고 최대 클럭 주파수는 최대 40% 향상된다.

ABSTRACT

In this paper we propose the construction of Spatially Coupled Low-Density Parity-Check (SC-LDPC) codes using a periodic time-variant Quasi-Cyclic (QC) algorithm. The QC based approach is optimized to obtain memory efficiency in storing the parity-check matrix in the decoders. A hardware model of the parity-check storage units has been designed for Xilinx FPGA to compare the logic and memory requirements for various approaches. It is shown that the proposed QC SC-LDPC code (with optimization) can be stored with reasonable logic resources and without the need of block memory in the FPGA. In addition, a significant improvement in the processing speed is also achieved.

연구 동기 및 목표

• 대규모 SC-LDPC 코드를 디코더에 구현할 때 높은 메모리 요구량과 하드웨어 복잡도 문제를 해결한다.
• FPGA 기반 시스템에서 부호 검사 행렬을 저장하기 위한 디코더 메모리 요구량을 줄인다.
• 자원 사용을 최소화하면서도 높은 디코딩 성능(낮은 BER)을 유지한다.
• 주기적 시간변동 비순환 행렬 기반의 QC-SC-LDPC 구조에서 순환 행렬을 재사용하여 하드웨어 효율성을 최적화한다.
• 순환 재사용이 블록 램이 없는 디코딩을 가능하게 하고 처리 속도를 향상시킴을 입증한다.

제안 방법

• 프로토그래프 풀어내기 기반의 비순환 행렬 프레임워크를 사용하여 주기적 시간변동 SC-LDPC 코드를 구성한다.
• 순환 행렬을 사용하여 부호 검사 행렬 내 반복 패턴을 표현함으로써 압축된 저장을 가능하게 한다.
• 특히 재사용-3를 활용하여 메모리에 저장할 고유 순환 행렬의 수를 최소화한다.
• 재사용된 순환 행렬에 대한 동적 주소를 생성하기 위해 순환 이동 단위를 설계하여 하드웨어 모델을 구현한다.
• Xilinx Kintex-7에서 FPGA 합성 기반으로 PEG 기반 SC-LDPC 및 표준 QC-LDPC 코드와 QC-SC-LDPC 설계를 비교한다.
• 지름-4 순환 구조를 피하고 좋은 디코딩 임계치를 유지하기 위해 코드 구조를 최적화한다.

실험 결과

연구 질문

• RQ1 메모리 오버헤드를 줄이면서도 디코딩 성능을 유지할 수 있는 주기적 시간변동 QC-SC-LDPC 코드를 구성할 수 있는가?
• RQ2 순환 재사용(예: 재사용-3)은 QC-SC-LDPC 코드의 지름과 BER 성능에 어떤 영향을 미치는가?
• RQ3 QC 기반 행렬 구조를 사용할 경우 SC-LDPC 디코더에서 블록 램 사용을 얼마나 줄일 수 있는가?
• RQ4 QC-SC-LDPC 디코더 구현에서 논리 자원 사용량과 메모리 절감 사이의 상호 교환 관계는 어떠한가?
• RQ5 QC-SC-LDPC 디코더의 최대 동작 클럭 주파수는 PEG 기반 및 표준 QC-LDPC 디코더와 비교해 어떻게 되는가?

주요 결과

• 순환 재사용-3를 적용한 QC-SC-LDPC 코드는 10^-6까지 BER 성능이 표준 비주기적 SC-LDPC 코드와 1 dB 이내로 유사하다.
• 재사용-3 구조는 FPGA 디코더에서 블록 램(BRAM)이 필요 없게 하여 100K 코드 기준 최대 43배의 BRAM 사용 감소를 달성한다.
• 재사용-3를 적용한 하드웨어 모델은 표준 QC-LDPC 코드(180 MHz) 대비 최대 클럭 주파수를 40% 향상시켜 264 MHz를 달성한다.
• 100K 코드 기준으로 QC-SC-LDPC 설계는 609개의 LUT와 214개의 슬라이스, 12개의 BRAM을 사용하며, PEG 기반 SC-LDPC 코드의 528개 BRAM을 사용하는 것과 비교해 극적으로 감소시켰다.
• 순환 이동 단위는 재사용된 순환 행렬에 대한 동적 주소 생성을 가능하게 하여 메모리 프로파일을 줄였지만 논리 복잡도는 과도하게 증가시키지 않는다.
• 제안된 방법은 하드웨어 복잡도를 크게 줄이고 FPGA 구현에서 처리량을 향상시키면서도 높은 디코딩 성능을 유지한다.