[논문 리뷰] Methodology for standard cell compliance and detailed placement for triple patterning lithography

Bei Yu, Xiaoqing Xu외 2명|arXiv (Cornell University)|2014. 02. 11.

Advancements in Photolithography Techniques참고 문헌 41인용 수 43

한 줄 요약

이 논문은 표준 셀 설계 및 상세 배치에 삼중 패턴 리소그래피(TPL) 제약 조건을 통합하여 레이아웃 충돌을 제거하고 스티치를 줄이는 새로운 프레임워크를 제안한다. 그래프 기반 모델을 통해 표준 셀 준수를 보장하고 셀 배치와 색상 할당을 공동 최적화함으로써, 기존 플로우 대비 충돌이 없고 스티치가 5% 적으며, 타이밍 영향은 최소화한 결과를 얻었다.

ABSTRACT

As the feature size of semiconductor process further scales to sub-16nm technology node, triple patterning lithography (TPL) has been regarded one of the most promising lithography candidates. M1 and contact layers, which are usually deployed within standard cells, are most critical and complex parts for modern digital designs. Traditional design flow that ignores TPL in early stages may limit the potential to resolve all the TPL conflicts. In this paper, we propose a coherent framework, including standard cell compliance and detailed placement to enable TPL friendly design. Considering TPL constraints during early design stages, such as standard cell compliance, improves the layout decomposability. With the pre-coloring solutions of standard cells, we present a TPL aware detailed placement, where the layout decomposition and placement can be resolved simultaneously. Our experimental results show that, with negligible impact on critical path delay, our framework can resolve the conflicts much more easily, compared with the traditional physical design flow and followed layout decomposition.

연구 동기 및 목표

• 서브-16nm 반도체 설계에서 TPL로 인한 레이아웃 충돌 문제의 증가를 해결하기 위해, 특히 M1 및 컨택트 레이어에서의 충돌을 다루는 것.
• 고정된 설계 패턴으로 인해 종종 원천적인 TPL 충돌을 해결하지 못하는 후기 배치 레이아웃 분해 기법의 한계를 극복하는 것.
• 후기 배치 분해 과정에서 시간이 많이 소요되고 오류가 발생하기 쉬운 절차를 피하기 위해, 설계 플로우의 초기 단계에서 TPL 제약 조건을 통합하는 것.
• 표준 셀이 TPL 준수 가능하도록 보장하고, 동시에 셀 배치 및 색상 할당을 최적화하는 체계적인 방법론을 개발하는 것.

제안 방법

• M1 및 컨택트 레이어에서 분해 불가능한 패턴(예: 4-클리크 충돌)을 방지하기 위해 셀 레이아웃을 수정하는 표준 셀 준수 기법을 도입한다.
• 레이아웃 패턴 기반의 사전 색상 할당 기법을 제안하여 조기 충돌 해결을 가능하게 한다.
• 충돌과 스티치를 최소화하기 위해 셀 배치와 색상 할당을 동시에 해결하는 최적의 그래프 모델을 개발한다.
• 색상 할당을 먼저 수행한 후에 셀 배치를 수행하는 두 단계 그래프 모델(TPLPlacer-SPD)을 제안하여 계산 속도를 14배 향상시켰다.
• 설치 시 빠른 통합을 지원하기 위해 사전 색상 할당된 표준 셀을 위한 룩업 테이블을 구축한다.
• 레이아웃 분해를 피하기 위해 분해 제약 조건을 직접 배치 최적화에 통합한 TPL 인지 상세 배치 알고리즘을 적용한다.

실험 결과

연구 질문

• RQ1 표준 셀 레이아웃을 어떻게 수정하여 삼중 패턴 리소그래피 제약 조건에 내재적으로 준수할 수 있는가?
• RQ2 셀 배치와 색상 할당을 동시에 최적화하면 TPL 설계에서 충돌과 스티치를 줄일 수 있는가?
• RQ3 표준 셀의 사전 색상 할당이 전체 레이아웃 분해 가능성과 설계 품질에 어떤 영향을 미치는가?
• RQ4 전통적인 후기 배치 분해 방식과 비교했을 때, TPL 인지 배치 플로우의 충돌 해결 능력과 런타임 성능은 어떠한가?
• RQ5 두 단계 그래프 모델은 통합 모델 대비 상당한 속도 향상을 이룰 수 있으며, 해법 품질은 유지 또는 향상시킬 수 있는가?

주요 결과

• 제안된 프레임워크는 모든 벤치마크에서 충돌이 없음을 확인했으며, 기존의 후기 분해 플로우(평균 1,700개의 충돌 기록)에 비해 뚜렷이 뛰어난 성능을 보였다.
• TPLPlacer-SPD는 최적의 TPLPlacer 대비 스티치 수를 5% 줄였으며, 두 단계 최적화 방식 덕분에 14배의 속도 향상을 달성했다.
• 최적의 배치 대비 배선 길이 저하율이 오직 0.22%에 그쳐, 핵심 경로 지연에 미치는 영향이 최소화됨을 확인했다.
• 그리디 기반의 배치 방법은 배치 위반과 열악한 색상 할당으로 인해 21개의 벤치마크 중 10개에서 합법적인 결과를 생성하지 못했다.
• TPLPlacer-SPD의 평균 런타임은 상위 90%의 벤치마크에서 36.8초였으며, 전체 그래프 모델 대비 95%의 런타임 절감 효과를 기록했다.