[논문 리뷰] Modeling State in Software Debugging of VHDL-RTL Designs -- A Model-Based Diagnosis Approach

Bernhard Peischl, Franz Wotawa|arXiv (Cornell University)|2003. 11. 03.

Software Testing and Debugging Techniques참고 문헌 18인용 수 4

한 줄 요약

이 논문은 시간 전개된 프로세스 실행을 통해 상태 및 시간적 행동을 명시적으로 포착하는 값 수준 모델을 확장하여 VHDL-RTL 설계에서 자동 장애 진단을 위한 모델 기반 진단 접근법을 제시한다. 이 방법은 신호의 시간에 따른 변화를 모델링함으로써 순차 회로에서 정밀한 장애 위치 특정을 가능하게 하며, ISCAS’85 벤치마크 회로에서의 실험 결과로 인해 C6288에서 최대 287개의 단일 장애 진단 및 280만 ms의 런타임을 포함하여 확장성 있는 성능을 입증하였다.

ABSTRACT

In this paper we outline an approach of applying model-based diagnosis to the field of automatic software debugging of hardware designs. We present our value-level model for debugging VHDL-RTL designs and show how to localize the erroneous component responsible for an observed misbehavior. Furthermore, we discuss an extension of our model that supports the debugging of sequential circuits, not only at a given point in time, but also allows for considering the temporal behavior of VHDL-RTL designs. The introduced model is capable of handling state inherently present in every sequential circuit. The principal applicability of the new model is outlined briefly and we use industrial-sized real world examples from the ISCAS'85 benchmark suite to discuss the scalability of our approach.

연구 동기 및 목표

• 특히 상태가 변화하는 순차 회로에서 VHDL-RTL 설계에 대한 장애 위치 특정을 위한 자동 지원의 부족을 해결하기 위해.
• 기존의 모델 기반 진단 기법을 확장하여 하드웨어 설계에서 시간적 행동과 상태 변화를 처리할 수 있도록 하기 위해.
• 시간 단위로 신호 값과 프로세스 의미론을 모델링하여 디버깅의 확장성과 정밀도를 향상시키기 위해.
• 실제 산업 수준의 회로 벤치마크인 ISCAS’85 세트에서의 평가를 통해 실제 적용 가능성 평가하기 위해.
• 시뮬레이션 및 검증 결과를 진단 모델에 통합하여 장애 탐지 능력을 향상시키기 위한 기반 마련하기 위해.

제안 방법

• 도메인 독립적 진단 엔진과 VHDL-RTL 소스 코드에서 유도된 언어 특화 모델을 결합한 접근법을 사용한다.
• 값 수준 모델은 VHDL의 구문 및 의미를 추상화하여 진단을 위한 구성 요소로 문장과 표현식을 표현한다.
• 모델은 시간 전개된 프로세스 실행을 통해 확장되어 시간에 따른 상태 변화를 나타내는 시간적 인스턴스를 생성한다.
• 프로세스 의미론과 이벤트 처리를 통합하여 신호 전이 및 순차적 행동을 모델링한다.
• 관측된 행동과 모델 가정 간의 일관성 검사를 통해 고장 원인 구성 요소의 최소 집합을 식별함으로써 진단을 수행한다.
• 시간 단위로 신호 값을 다중 시간 단계에 걸쳐 분석함으로써 단일 시간점 및 시간적 진단을 모두 지원한다.

실험 결과

연구 질문

• RQ1 모델 기반 진단은 어떻게 순차 회로의 상태 및 시간적 행동을 다룰 수 있도록 적응시킬 수 있는가?
• RQ2 값 수준 모델은 시간에 따른 프로세스 실행을 표현하면서도 진단 정확도를 유지할 수 있는가?
• RQ3 실제 산업 수준의 회로 벤치마크에서 이 방법의 계산적 확장성은 어떠한가?
• RQ4 시간적 행동을 포함함으로써 단일 시간점 분석에 비해 장애 위치 특정 성능은 어떻게 향상되는가?
• RQ5 시뮬레이션 결과의 영향은 모델 정밀도 향상을 위해 진단 모델을 보완하는 데 어떤 영향을 미치는가?

주요 결과

• 시간 전개된 프로세스 실행과 함께 시그널 전이를 모델링함으로써 확장된 모델은 순차 회로의 상태 변화를 성공적으로 포착하였다.
• ISCAS’85 벤치마크 세트에서 단일 장애 진단의 중앙값은 C432의 1에서 C6288의 306까지 변동하였으며, C6288의 경우 최대 2,792,591 ms의 런타임을 기록하였다.
• 단일 장애 진단의 평균 수는 C432의 1.40에서 C6288의 287.02까지 변동하여 회로 크가 증가할수록 복잡도가 증가함을 시사하였다.
• Circuit C6288는 가장 높은 중앙값 런타임(122,317 ms)과 최대 런타임(2,792,591 ms)을 기록하여 대규모 설계에서 이 방법의 계산 강도를 입증하였다.
• C7552(3,512 게이트)는 4.75개의 평균 단일 장애 진단과 8,219 ms의 평균 런타임을 기록하여 산업 수준의 회로에 대한 확장성 있음을 보였다.
• 이 방법은 시간에 따라 정밀한 장애 위치 특정을 가능하게 하여 단일 시간점 분석을 넘어서 순차 회로 디버깅에 주요 적용 가능성을 보였다.