[논문 리뷰] Novel BCD Adders and Their Reversible Logic Implementation for IEEE 754r Format

Himanshu Thapliyal, Saurabh Kotiyal외 1명|ArXiv.org|2006. 03. 22.

Quantum Computing Algorithms and Architecture참고 문헌 5인용 수 4

한 줄 요약

이 논문은 IEEE 754r 십진 부동소수점 표준을 고려해 최적화된 두 가지 새로운 BCD 더하기 회로—캐리 스킵과 캐리 룩어헤드—를 제안한다. 이들은 복원 가능 논리로 구현되며, 새로운 TS-3 게이트와 TSG 게이트를 도입하여 이전 설계 대비 복원 가능 게이트 수와 가비지 출력을 크게 감소시켜 양자 및 저전력 컴퓨팅 시스템에서 효율적인 십진 산술 연산을 가능하게 한다.

ABSTRACT

IEEE 754r is the ongoing revision to the IEEE 754 floating point standard and a major enhancement to the standard is the addition of decimal format. This paper proposes two novel BCD adders called carry skip and carry look-ahead BCD adders respectively. Furthermore, in the recent years, reversible logic has emerged as a promising technology having its applications in low power CMOS, quantum computing, nanotechnology, and optical computing. It is not possible to realize quantum computing without reversible logic. Thus, this paper also paper provides the reversible logic implementation of the conventional BCD adder as the well as the proposed Carry Skip BCD adder using a recently proposed TSG gate. Furthermore, a new reversible gate called TS-3 is also being proposed and it has been shown that the proposed reversible logic implementation of the BCD Adders is much better compared to recently proposed one, in terms of number of reversible gates used and garbage outputs produced. The reversible BCD circuits designed and proposed here form the basis of the decimal ALU of a primitive quantum CPU.

연구 동기 및 목표

• 신세대 IEEE 754r 부동소수점 계산 표준을 고려해 효율적인 십진 산술 연산의 필요성을 해결하기 위해.
• 차세대 프로세서에서 십진 부동소수점 연산을 위해 특화된 고성능 BCD 더하기 회로를 설계하기 위해.
• 저전력 및 양자 컴퓨팅 응용 분야를 지원하기 위해 BCD 더하기 회로를 복원 가능 논리로 구현하기 위해.
• BCD 더하기 회로 회로에서 복원 가능 게이트 수와 가비지 출력을 줄여 자원 오버헤드를 최소화하기 위해.

제안 방법

• 캐리 인이 없는 숫자 그룹을 건너뛰어 전파 지연을 줄이는 캐리 스킵 BCD 더하기 회로 설계.
• 생성 및 전파 신호를 사용해 캐리 계산을 더욱 가속화하기 위해 캐리 룩어헤드 BCD 더하기 회로를 구현.
• 최근에 제안된 TSG 게이트를 복원 가능 논리 요소로 삼아 BCD 더하기 회로 구성 요소를 구성.
• BCD 덧셈 논리에 최적화된 새로운 복원 가능 게이트인 TS-3를 제안하여 면적과 전력 효율성을 향상.
• TSG 및 TS-3 게이트를 사용해 기존 및 신규 BCD 더하기 회로를 복원 가능 논리 회로로 매핑.
• 게이트 수와 가비지 출력을 기준으로 회로 복잡도를 평가하여 기존 설계 대비 우수성을 입증.

실험 결과

연구 질문

• RQ1 IEEE 754r 십진 부동소수점 표준의 맥락에서 BCD 더하기 회로를 더 빠른 계산을 위해 어떻게 최적화할 수 있는가?
• RQ2 BCD 더하기 회로에서 게이트 수와 가비지 출력을 최소화하기 위해 어떤 복원 가능 논리 설계 기법을 사용할 수 있는가?
• RQ3 새로운 복원 가능 게이트인 TS-3가 기존 복원 가능 게이트보다 BCD 더하기 회로 구현에서 뛰어난 성능을 보일 수 있는가?
• RQ4 제안된 캐리 스킵 및 캐리 룩어헤드 BCD 더하기 회로 아키텍처는 기존 BCD 더하기 회로와 비교해 효율성이 얼마나 뛰어나게 되는가?
• RQ5 복원 가능 논리로 구현된 BCD 더하기 회로는 양자 CPU에서 십진 ALU 개발을 얼마나 지원할 수 있는가?

주요 결과

• 제안된 캐리 스킵 및 캐리 룩어헤드 BCD 더하기 회로는 기존 BCD 더하기 회로 대비 전파 지연이 감소함을 입증함.
• TSG 게이트와 새로운 TS-3 게이트를 사용한 복원 가능 논리 구현은 이전 설계 대비 복원 가능 게이트 수가 감소함.
• 제안된 복원 가능 BCD 더하기 회로에서는 가비지 출력 수가 크게 감소하여 효율성이 향상됨.
• TS-3 게이트는 BCD 덧셈 연산을 위한 더 컴act하고 효율적인 논리 합성 가능.
• 전반적인 복원 가능 회로 설계는 최근에 발표된 구현 대비 게이트 수와 가비지 출력 측면에서 뛰어난 성능을 보임.
• 제안된 회로는 초보자 양자 CPU에서 십진 ALU의 구성 요소로 적합함.