[논문 리뷰] Novel Reversible Multiplier Architecture Using Reversible TSG Gate

Himanshu Thapliyal, M. B. Srinivas|ArXiv.org|2006. 05. 01.

Quantum Computing Algorithms and Architecture참고 문헌 6인용 수 5

한 줄 요약

이 논문은 가역 TSG 게이트를 사용한 새로운 N×N 가역 승산기 아키텍처를 제안한다. 이는 단일 게이트로 전체 더미를 기능할 수 있는 TSG 게이트의 능력을 활용한 것으로, 프레드킨 게이트를 통한 병렬 부분 곱셈 생성과 TSG 기반 가역 병렬 더하기 회로를 이용한 로그형 감소를 조합함으로써 기존의 가역 승산기들과 비교해 가역 게이트 수와 불필요 출력 수에서 뚜렷한 최적화를 달성한다.

ABSTRACT

In the recent years, reversible logic has emerged as a promising technology having its applications in low power CMOS, quantum computing, nanotechnology, and optical computing. The classical set of gates such as AND, OR, and EXOR are not reversible. Recently a 4 * 4 reversible gate called TSG is proposed. The most significant aspect of the proposed gate is that it can work singly as a reversible full adder, that is reversible full adder can now be implemented with a single gate only. This paper proposes a NXN reversible multiplier using TSG gate. It is based on two concepts. The partial products can be generated in parallel with a delay of d using Fredkin gates and thereafter the addition can be reduced to log2N steps by using reversible parallel adder designed from TSG gates. Similar multiplier architecture in conventional arithmetic (using conventional logic) has been reported in existing literature, but the proposed one in this paper is totally based on reversible logic and reversible cells as its building block. A 4x4 architecture of the proposed reversible multiplier is also designed. It is demonstrated that the proposed multiplier architecture using the TSG gate is much better and optimized, compared to its existing counterparts in literature; in terms of number of reversible gates and garbage outputs. Thus, this paper provides the initial threshold to building of more complex system which can execute more complicated operations using reversible logic.

연구 동기 및 목표

• 저전력 및 양자 계산 응용 분야에 적합한, 오직 가역 논리 구성 요소만을 사용한 완전한 가역 승산기 아키텍처를 설계하는 것.
• 다수의 게이트를 사용하고 높은 불필요 출력을 생성하는 기존의 가역 승산기의 한계를 해결하는 것.
• TSG 게이트가 단일 게이트로도 가역 전체 더미로 기능할 수 있는 고유한 능력을 활용하여 하드웨어 복잡성을 최소화하는 것.
• 기존 설계들과 비교해 가역 게이트 수와 불필요 출력 수 측면에서 승산기를 최적화하는 것.
• 통일되고 효율적인 게이트 수준의 빌딩 블록을 사용해 더 복잡한 가역 산술 회로를 구축하는 기반을 마련하는 것.

제안 방법

• TSG 게이트를 기본 구성 요소로 사용하여 단일 게이트로도 가역 전체 더미로 작동할 수 있도록 한다.
• 프레드킨 게이트를 사용해 부분 곱셈을 병렬로 생성함으로써 부분 곱셈 생성의 지연을 d 단위 시간으로 줄인다.
• TSG 게이트 기반의 계층적 가역 병렬 더하기 회로 구조를 적용해 덧셈 단계 수를 log₂N으로 감소시킨다.
• 모든 단계가 오직 가역 논리만을 사용하는 방식으로 부분 곱셈 생성 및 감소 단계를 연결하여 승산기를 구성한다.
• 아키텍처의 검증과 성능 지표 측정을 위해 4×4 가역 승산기 프로토타입을 설계한다.
• 입력선과 출력선의 수를 동일하게 유지함으로써 모든 연산이 가역적이며 불필요 출력을 최소화한다.

실험 결과

연구 질문

• RQ1 TSG 게이트를 유일한 기본 구성 요소로 사용해 다수의 게이트 유형이 필요 없이 가역 승산기를 설계할 수 있는가?
• RQ2 TSG 게이트를 전체 더미로 사용할 경우 가역 승산기의 총 게이트 수와 불필요 출력에 어떤 영향을 미치는가?
• RQ3 기존의 가역 더하기 회로 설계와 비교해 TSG 기반 병렬 더하기 회로를 사용할 경우 지연 시간과 하드웨어 복잡성 측면에서 어떤 성능 향상이 있는가?
• RQ4 제안된 아키텍처는 기존의 가역 승산기들과 비교해 가역 게이트 수와 불필요 출력 측면에서 더 나은 최적화를 달성할 수 있는가?
• RQ5 TSG 게이트가 전체 더미로 기능할 수 있는 능력이 복잡한 가역 산술 회로 설계를 얼마나 단순화시킬 수 있는가?

주요 결과

• 제안된 4×4 가역 승산기는 기존 설계들과 비교해 가역 게이트 수가 뚜렷이 감소한 것을 확인했다.
• 기존의 가역 승산기들보다 더 적은 불필요 출력을 생성하여 효율성과 확장성 향상에 기여했다.
• TSG 게이트를 전체 더미로 사용함으로써 최소한의 게이트 수로도 가역 병렬 더하기 회로를 구성할 수 있었으며, 최적의 지연 시간을 확보했다.
• 부분 곱셈 생성 단계는 지연 시간이 d로 병렬로 작동하여 전체 처리량을 향상시켰다.
• TSG 기반 더하기 회로를 이용한 부분 곱셈의 로그형 감소로 덧셈 단계 수가 log₂N으로 감소하여 핵심 경로가 최적화되었다.
• 이 설계는 TSG 게이트가 복잡한 가역 산술 회로를 위한 매우 효과적인 구성 요소임을 입증하였으며, 향후 연구에 기준이 되는 성과를 제시했다.