[논문 리뷰] On Actual Preparation of Dicke State on a Quantum Computer

Chandra Sekhar Mukherjee, Subhamoy Maitra외 2명|arXiv (Cornell University)|2020. 07. 03.

Quantum Computing Algorithms and Architecture참고 문헌 10인용 수 6

한 줄 요약

이 논문은 양자 회로에서 Dicke 상태 |Dⁿₖ⟩를 준비하는 데 있어 가장 효율적인 결정론적 양자 회로를 제시한다. 이는 CNOT 및 단일 큐비트 게이트 수를 최소화하면서 노이지 IBMQ 하드웨어에서 오차율을 감소시킨다. 최적화된 게이트 매핑 기법을 도입하고, 부분적으로 정의된 유니터리 변환을 활용하여 CNOT 게이트를 전략적으로 분산 배치함으로써, 이전의 회로보다 ibmqx2 프로세서에서 예상 오차가 낮아졌으며, |D⁴₂⟩에 대한 실험적 검증을 통해 입증되었다.

ABSTRACT

The exact number of CNOT and single qubit gates needed to implement a Quantum Algorithm in a given architecture is one of the central problems of Quantum Computation. In this work we study the importance of concise realizations of Partially defined Unitary Transformations for better circuit construction using the case study of Dicke State Preparation. The Dicke States $(\left|D^n_k ight>)$ are an important class of entangled states with uses in many branches of Quantum Information. In this regard we provide the most efficient Deterministic Dicke State Preparation Circuit in terms of CNOT and single qubit gate counts in comparison to existing literature. We further observe that our improvements also reduce architectural constraints of the circuits. We implement the circuit for preparing $\left| D^4_2 ight>$ on the "ibmqx2" machine of the IBM QX service and observe that the error induced due to noise in the system is lesser in comparison to the existing circuit descriptions. We conclude by describing the CNOT map of the generic $\left| D^n_k ight>$ preparation circuit and analyze different ways of distributing the CNOT gates in the circuit and its affect on the induced error.

연구 동기 및 목표

• 결정론적 Dicke 상태 준비를 위한 양자 회로에서 필요한 CNOT 및 단일 큐비트 게이트 수를 최소화하는 것.
• 노이지 중간 규모 양자(NISQ) 장치에서 CNOT 게이트의 분포를 최적화하여 오차율을 감소시키는 것.
• 하드웨어 특화 오차 프로파일을 기반으로 회로 레이아웃을 정밀 조정하기 위해 부분적으로 정의된 유니터리 변환을 사용하는 프레임워크를 개발하는 것.
• 제안된 회로를 실제 IBMQ 하드웨어(ibmqx2)에서 검증하고 기존 구현보다 향상된 정밀도를 보여주는 것.

제안 방법

• 저자는 CNOT 수를 O(kn)으로 최소화하는 재귀적 구성 방식을 사용하여 |Dⁿₖ⟩ 상태를 위한 결정론적 회로를 설계하였다. 이는 최고의 이론적 경계와 일치한다.
• IBMQ 아키텍처에서 더 낮은 오차를 가진 연결 고리로 게이트를 재분배하기 위해 큐비트 인덱스를 재할당하는 새로운 매핑 전략을 적용하였다.
• 각 CNOT의 예상 오차가 물리적 연결 고리의 오차율 e_ij 비례하도록 베르누이 랜덤 변수를 사용하여 CNOT 오차 모델을 정의하였다.
• 부분적으로 정의된 유니터리 변환을 통해 회로를 재구성하여 고오차 연결 고리에서 저오차 연결 고리로 CNOT 게이트를 이동시킴으로써 예상 오차를 감소시켰다.
• 최적화된 회로의 CNOT 매핑은 가중치 그래프 G_f로 표현되며, 각 간선의 가중치는 해당 물리적 연결 고리에 할당된 CNOT 수를 나타낸다.
• 회로는 IBM의 ibmqx2 프로세서에 구현되었으며, 측정 통계를 이상적 결과와 비교하여 오차 감소 정도를 정량화하였다.

실험 결과

연구 질문

• RQ1 결정론적 Dicke 상태 |Dⁿₖ⟩ 준비를 위해 필요한 최소한의 CNOT 및 단일 큐비트 게이트 수는 얼마인가?
• RQ2 특정 NISQ 아키텍처인 ibmqx2에서 예상 오차를 최소화하기 위해 CNOT 게이트 분포를 어떻게 최적화할 수 있는가?
• RQ3 부분적으로 정의된 유니터리 변환을 사용하여 게이트 수를 늘리지 않고도 오차에 더 강건한 회로를 재구성할 수 있는가?
• RQ4 실제 양자 프로세서의 오차 프로파일은 이상 시뮬레이션과 비교해 볼 때 Dicke 상태 준비의 정밀도에 어떤 영향을 미치는가?

주요 결과

• 제안된 |D⁴₂⟩ 회로는 결정론적 Dicke 상태 준비 중에서 알려진 바에 비해 가장 낮은 CNOT 수를 기록하였으며, 단지 11개의 CNOT과 12개의 단일 큐비트 게이트를 사용하였다.
• ibmqx2에 구현된 최적화된 회로(표기: 𝒞̂₄,₂)는 측정 정밀도 0.282103을 기록하여 기존 회로보다 이상 분포에 훨씬 가까운 결과를 보였다.
• 최적화된 회로의 예상 CNOT 오차는 5fₑ(e₀₁) + 3fₑ(e₀₂) + 3fₑ(e₁₂) + fₑ(e₁₃)로 줄어들었으며, 이는 전략적 게이트 재분배를 반영한다.
• 회로의 CNOT 매핑은 부분적으로 정의된 유니터리 변환을 통해 재구성되어 고사용률 게이트를 고오차 연결 고리에서 저오차 연결 고리로 이동시켰으며, 이로 인해 전체 예상 오차가 감소하였다.
• |D⁴₂⟩에 대한 최적화된 회로는 IBMQ에서 실험적으로 검증되었으며, 기존 구현보다 노이즈 유도 오차가 낮았다.
• 이 방법은 다른 Dicke 상태로 일반화 가능하며, |Dⁿₖ⟩에 대한 일반적인 CNOT 매핑을 제공함으로써 향후 NISQ 장치의 오차 인식 기반 회로 설계를 가능하게 한다.