[논문 리뷰] On-Chip Implementation of Pipeline Digit-Slicing Multiplier-Less Butterfly for Fast Fourier Transform Architecture

Teymourzadeh, Rozita, Samir, Yazan외 2명|arXiv (Cornell University)|2018. 06. 09.

Digital Filter Design and Implementation인용 수 3

한 줄 요약

이 논문은 계산 복잡도를 감소시키고 속도를 향상시키기 위해 Radix-2 DIT FFT를 위한 파이ipel라인화되고 디지트 슬라이싱된 다중계산기 없는 버터플라이 아키텍처를 제안한다. 기존의 다중계산기를 디지트 슬라이싱 단일 상수 곱셈과 파이프라인 최적화로 대체함으로써, Virtex-II FPGA에서 최대 클럭 주파수 549.75 MHz를 달성하였으며, 이는 기존 버터플라이 아키텍처 대비 276.28% 향상된 성능이다.

ABSTRACT

The need for wireless communication has driven the communication systems to high performance. However, the main bottleneck that affects the communication capability is the Fast Fourier Transform (FFT), which is the core of most modulators. This study presents an on-chip implementation of pipeline digit-slicing multiplier-less butterfly for FFT structure. The approach is taken, in order to reduce computation complexity in the butterfly, digit-slicing multiplier-less single constant technique was utilized in the critical path of Radix-2 Decimation In Time (DIT) FFT structure. The proposed design focused on the trade-off between the speed and active silicon area for the chip implementation. The new architecture was investigated and simulated with MATLAB software. The Verilog HDL code in Xilinx ISE environment was derived to describe the FFT Butterfly functionality and was downloaded to Virtex II FPGA board. Consequently, the Virtex-II FG456 Proto board was used to implement and test the design on the real hardware. As a result, from the findings, the synthesis report indicates the maximum clock frequency of 549.75 MHz with the total equivalent gate count of 31,159 is a marked and significant improvement over Radix 2 FFT butterfly. In comparison with the conventional butterfly architecture, the design that can only run at a maximum clock frequency of 198.987 MHz and the conventional multiplier can only run at a maximum clock frequency of 220.160 MHz, the proposed system exhibits better results. The resulting maximum clock frequency increases by about 276.28% for the FFT butterfly and about 277.06% for the multiplier. It can be concluded that on-chip implementation of pipeline digit-slicing multiplier-less butterfly for FFT structure is an enabler in solving problems that affect communications capability in FFT and possesses huge potentials for future related works and research areas.

연구 동기 및 목표

• 고복잡도의 버터플라이 계산으로 인한 FFT 기반 통신 시스템의 성능 저하 문제를 해결하기 위해.
• FFT 버터플라이 단계에서 다중계산기를 제거하여 하드웨어 복잡도와 전력 소비를 감소시키기 위해.
• 파이프라인화된 디지트 슬라이싱 기법을 통해 Radix-2 DIT FFT 아키텍처에서 속도와 실리콘 영역 효율성을 향상시키기 위해.
• Verilog HDL 및 Xilinx Virtex-II FPGA 프로토타이핑을 통해 실시간 하드웨어 실행 가능성의 실증을 위해.

제안 방법

• 웨이블릿 인자 곱셈을 비트 병렬 이동과 덧셈으로 분해하기 위해 디지트 슬라이싱 기법을 적용하였다.
• 하드웨어 다중계산기를 제거하기 위해 사전 계산된 비트 슬라이스 패턴을 사용한 단일 상수 곱셈을 구현하였다.
• 통과율과 클럭 주파수를 향상시키기 위해 버터플라이 유닛에 파이프라인 아키텍처를 적용하였다.
• 임계 경로에서 고속 덧셈을 위해 Kogge-Stone 평행 프리픽스 가산기를 사용하였다.
• Verilog HDL을 사용해 버터플라이를 설계하고, Xilinx ISE의 XST를 통해 Virtex-II FPGA용 합성하였다.
• MATLAB 시뮬레이션과 Virtex-II FG456 프로토타이핑 보드에서의 하드웨어 테스트를 통해 기능을 검증하였다.

실험 결과

연구 질문

• RQ1 정확도나 성능을 희생시키지 않고 디지트 슬라이싱이 기존의 다중계산기 대체로 FFT 버터플라이 유닛에 적용 가능한가?
• RQ2 다중계산기 없는 FFT 버터플라이에서 파이프라인화가 최대 달성 가능한 클럭 주파수에 어떤 영향을 미치는가?
• RQ3 제안된 디지트 슬라이싱 다중계산기 없는 아키텍처에서 실리콘 영역과 속도 간의 상충 관계는 어떠한가?
• RQ4 기존의 버터플라이 및 다중계산기 기반 설계와 비교해 제안된 설계의 성능은 어떠한가?
• RQ5 디지트 슬라이싱 접근 방식은 실시간 신호 처리를 위한 FPGA 플랫폼에서 효과적으로 적용 가능한가?

주요 결과

• 제안된 파이프라인화된 디지트 슬라이싱 다중계산기 없는 버터플라이 아키텍처는 Virtex-II FPGA에서 최대 클럭 주파수 549.75 MHz를 달성하였다.
• 이는 기존 버터플라이 아키텍처(198.987 MHz) 대비 최대 클럭 주파수 276.28% 향상된 것이다.
• 디지트 슬라이싱 단일 상수 곱셈기 없는 설계는 더 높은 주파수 609.980 MHz를 달성하였다.
• 총 등가 게이트 수는 31,159로, 높은 성능 향상에 비해 중간 수준의 영역 오버헤드를 나타내었다.
• 하드웨어 합성 및 시뮬레이션 결과는 실시간 FFT 처리에서 기능 정확성과 고성능을 확인하였다.
• 이 설계는 무선 통신 시스템에서 고속, 저전력 응용 분야에 강력한 잠재력을 보여준다.