[논문 리뷰] On hierarchical statistical static timing analysis

Bing Li, Ning Chen외 3명|arXiv (Cornell University)|2009. 04. 20.

Low-power high-performance VLSI design참고 문헌 21인용 수 15

한 줄 요약

이 논문은 공정 변동 하에서 조합 회로에 대해 압축되고 정확한 타이밍 모델을 생성하는 새로운 계층적 통계적 정적 타이밍 분석 방법을 제안한다. 독립적인 확률 변수 대신 상관관계를 갖는 확률 변수를 사용하여 모듈 간 상관관계를 모델링함으로써, 몽테카를로 시뮬레이션 대비 3개 항목의 속도 향상을 달성하면서도 높은 정확도를 유지하며, 원래 회로에 비해 모델 크기를 80% 작게 만든다.

ABSTRACT

Statistical static timing analysis deals with the increasing variations in manufacturing processes to reduce the pessimism in the worst case timing analysis. Because of the correlation between delays of circuit components, timing model generation and hierarchical timing analysis face more challenges than in static timing analysis. In this paper, a novel method to generate timing models for combinational circuits considering variations is proposed. The resulting timing models have accurate input-output delays and are about 80% smaller than the original circuits. Additionally, an accurate hierarchical timing analysis method at design level using pre-characterized timing models is proposed. This method incorporates the correlation between modules by replacing independent random variables to improve timing accuracy. Experimental results show that the correlation between modules strongly affects the delay distribution of the hierarchical design and the proposed method has good accuracy compared with Monte Carlo simulation, but is faster by three orders of magnitude.

연구 동기 및 목표

• 제조 공정 변동으로 인한 최악의 경우 타이밍 분석에서의 낙관적 성향 증가 문제를 해결하기 위해.
• 컴ponent 지연 간 상관관계로 인해 발생하는 계층적 타이밍 분석의 과도한 낙관적 성향 문제를 해결하기 위해.
• 공정 변동 하에서 조합 회로에 대해 정확하고 압축된 타이밍 모델을 개발하기 위해.
• 사전 특성화된 모델을 사용하여 설계 수준에서 빠르고 정밀한 계층적 타이밍 분석을 가능하게 하기 위해.
• 독립 변수 가정 대비 상관관계를 통합하여 지연 분포 정확도를 향상시키기 위해.

제안 방법

• 공정 변동을 고려한 조합 회로 타이밍 모델을 생성하는 새로운 방법을 제안하여 원래 회로에 비해 모델 크기를 80% 감소시킨다.
• 설계 수준에서 사전 특성화된 타이밍 모델을 사용하여 계층적 타이밍 분석을 가능하게 한다.
• 독립적인 확률 변수를 상관관계가 있는 확률 변수로 대체하여 모듈 간 의존성을 모델링한다.
• 상관관계 정보를 타이밍 분석 프레임워크에 통합하여 낙관적 성향을 줄이고 정확도를 향상시킨다.
• 통계 기법을 적용하여 지연 변동을 전파하면서도 계층적 설계 수준 간 상관관계 효과를 유지한다.
• 몽테카를로 시뮬레이션과의 정확도 비교를 위한 실험 결과를 통해 방법을 검증한다.

실험 결과

연구 질문

• RQ1 공정 변동 하에서 정확도를 유지하면서 어떻게 타이밍 모델을 압축적으로 생성할 수 있는가?
• RQ2 모듈 간 상관관계가 계층적 설계에서 지연 분포에 어느 정도의 영향을 미치는가?
• RQ3 정확도를 희생시키지 않고 몽테카를로 시뮬레이션보다 계층적 타이밍 분석을 크게 빠르게 만들 수 있는가?
• RQ4 독립적인 확률 변수를 상관관계가 있는 것으로 대체할 경우 타이밍 분석 정확도는 어떻게 향상되는가?
• RQ5 계층적 통계적 타이밍 분석에서 모델 크기, 계산 속도, 정확도 간의 상호 갈등은 어떠한가?

주요 결과

• 제안된 타이밍 모델 생성 방법은 원래 회로에 비해 모델 크기를 약 80% 감소시킨다.
• 모듈 간 상관관계를 통합함으로써 지연 분포 정확도에 상당한 향상이 이루어진다.
• 계층적 타이밍 분석 방법은 몽테카를로 시뮬레이션 대비 3개 항목의 속도 향상을 달성한다.
• 이 방법은 높은 정확도를 유지하여 몽테카를로 시뮬레이션 결과와 매우 유사한 성능을 보인다.
• 실험 결과는 상관관계를 忽시할 경우 지나치게 낙관적인 지연 추정치가 도출됨을 확인한다.
• 타이밍 분석에서 상관관계가 있는 확률 변수를 사용함으로써 실제 모듈 간 지연 의존성을 효과적으로 포착할 수 있다.