[논문 리뷰] On Neural Architecture Search for Resource-Constrained Hardware Platforms

Qing Lu, Weiwen Jiang외 3명|arXiv (Cornell University)|2019. 10. 31.

Neural Networks and Applications참고 문헌 25인용 수 59

한 줄 요약

이 논문은 자원 제약을 만족하기 위해 신경망 아키텍처, 양자화, FPGA 하드웨어 매핑을 함께 탐색하는 하드웨어-소프트웨어 협력 설계 NAS 프레임워크를 제시합니다. 하드웨어 한계 하에서 분리된 탐색에 비해 정확도가 향상됨을 보였습니다.

ABSTRACT

In the recent past, the success of Neural Architecture Search (NAS) has enabled researchers to broadly explore the design space using learning-based methods. Apart from finding better neural network architectures, the idea of automation has also inspired to improve their implementations on hardware. While some practices of hardware machine-learning automation have achieved remarkable performance, the traditional design concept is still followed: a network architecture is first structured with excellent test accuracy, and then compressed and optimized to fit into a target platform. Such a design flow will easily lead to inferior local-optimal solutions. To address this problem, we propose a new framework to jointly explore the space of neural architecture, hardware implementation, and quantization. Our objective is to find a quantized architecture with the highest accuracy that is implementable on given hardware specifications. We employ FPGAs to implement and test our designs with limited loop-up tables (LUTs) and required throughput. Compared to the separate design/searching methods, our framework has demonstrated much better performance under strict specifications and generated designs of higher accuracy by 18\% to 68\% in the task of classifying CIFAR10 images. With 30,000 LUTs, a light-weight design is found to achieve 82.98\% accuracy and 1293 images/second throughput, compared to which, under the same constraints, the traditional method even fails to find a valid solution.

연구 동기 및 목표

• 자원 제약 하에서 아키텍처와 하드웨어를 함께 최적화하는 NAS의 필요성을 동기부여합니다.
• 신경망 아키텍처, 양자화 스킴, FPGA 하드웨어 매핑을 공동 탐색하는 프레임워크를 제안합니다.
• 공동 탐색이 전통적인 분리 접근법보다 하드웨어 한계 아래에서 더 높은 정확도를 산출함을 입증합니다.

제안 방법

• 아키텍처와 양자화 공간을 탐색하기 위해 강화 학습 컨트롤러를 사용합니다.
• LUT 및 처리량 제약을 만족시키기 위해 동적 프로그래밍 기반 프런티어 프루닝으로 하드웨어 공간 탐색을 도입합니다.
• 활성화에 대해 부호 없는 고정 소수점, 가중치에 대해 부호 있는 고정 소수점으로 양자화를 모델링하고 학습 가능한 비트 폭을 사용합니다.
• 빠른 하드웨어 타당성 검사에 이은 학습/검증이 가능한 이중 단계 평가를 수행합니다.
• Altera Cyclone IV FPGA에서 100 MHz 클럭으로 엔드-투-엔드 CNN 가속기 설계를 시연합니다.

실험 결과

연구 질문

• RQ1 아키텍처, 양자화 및 하드웨어 매핑의 공동 탐색이 고정된 하드웨어 제약 하에서 분리된 NAS 및 양자화 탐색의 성능을 능가하는 실행 가능한 설계를 만들어낼 수 있습니까?
• RQ2 양자화와 하드웨어 제약이 CIFAR-10에서 달성 가능한 정확도에 어떤 상호 작용을 보이나요?
• RQ3 코디자인 NAS에서 얻어지는 프레임워크 수준의 이점(예: 정확도와 하드웨어 메트릭 간의 파레토 프런티어)은 무엇인가요?

주요 결과

• 자원 제약 하에서 공동 아키텍처-양자화-하드웨어 탐색은 CIFAR-10 실험에서 분리 탐색 방법보다 더 높은 정확도를 달성합니다.
• LUT 및 처리량 제약 하에서 30,000 LUT 설계가 82.98%의 정확도와 1293 프레임/초를 달성했습니다.
• 100k LUT 미만의 여러 설계에서 거의 90%에 근접한 정확도에 도달합니다(예: 89.71% 무양자화, 일부 경우 양자화로 최대 90.30%).
• 양자화 전용 탐색은 처리량 요건이 엄격할 때 정확도를 크게 저하시킬 수 있으나, 공동 탐색은 견고한 성능을 회복합니다.
• 동적 프로그래밍 기반 프런티어 접근법을 사용하여 하드웨어 공간 탐색을 가지치기함으로써 계층 간 확장이 가능한 탐색을 가능하게 합니다.
• 최고의 공동 설계는 기초 아키텍처 대비 하드웨어 리소스가 크게 낮은 상태에서도 경쟁력 있는 정확도를 보여줍니다.