[논문 리뷰] On Resistive Memories: One Step Row Readout Technique and Sensing Circuitry

Mohammed E. Fouda, Ahmed M. Eltawil외 1명|arXiv (Cornell University)|2019. 03. 04.

Advanced Memory and Neural Computing참고 문헌 17인용 수 4

한 줄 요약

이 논문은 스위처가 없는 저항성 크로스바 어레이에 대한 일괄 단계 행 읽기 기법을 제안하며, 비활성 행을 기준 전압으로 바이어스하여 도색 경로 전류를 제거함으로써 한 사이클 내에 전체 행을 동시에 읽을 수 있도록 한다. 이 방법은 최소한의 회로 과부하로 높은 처리량을 달성하고 3D 스택이 가능하여, 높은 전력 소비에도 불구하고 이전 기법에 비해 어레이 활용도와 속도 면에서 뛰어나다.

ABSTRACT

Transistor-based memories are rapidly approaching their maximum density per unit area. Resistive crossbar arrays enable denser memory due to the small size of switching devices. However, due to the resistive nature of these memories, they suffer from current sneak paths complicating the readout procedure. In this paper, we propose a row readout technique with circuitry that can be used to read {selector-less} resistive crossbar based memories. High throughput reading and writing techniques are needed to overcome the memory-wall bottleneck problem and to enable near memory computing paradigm. The proposed technique can read the entire row of dense crossbar arrays in one cycle, unlike previously published techniques. The requirements for the readout circuitry are discussed and satisfied in the proposed circuit. Additionally, an approximated expression for the power consumed while reading the array is derived. A figure of merit is defined and used to compare the proposed approach with existing reading techniques. Finally, a quantitative analysis of the effect of biasing mismatch on the array size is discussed.

연구 동기 및 목표

• 고밀도, 스위처가 없는 저항성 크로스바 어레이에서 신뢰할 수 있는 데이터 읽기를 방해하는 도색 경로 문제를 해결한다.
• 근거리 메모리 컴퓨팅에서의 메모리 월 병목 현상을 극복하기 위해 고처리량, 병렬 행 읽기를 가능하게 한다.
• 기준 비트나 다중 사이클을 요구하지 않는 센싱 회로를 설계한다.
• 편향 불일치가 어레이 크기와 전력 소비에 미치는 영향을 분석하여 안정적인 작동을 확보한다.
• 미래의 확장성을 고려해 3D 스택 및 다수준 저항성 메모리 아키텍처와의 호환성을 평가한다.

제안 방법

• 비활성 행을 제외한 모든 입력 및 출력 포트에 기준 바이어스 전압 $V_B$ 를 적용하여 비선택 행를 통한 전류 흐름을 차단한다.
• 활성 행의 각 비트라인에서 유도되는 출력 전류를 센싱하며, 이 전류는 선택된 셀의 저항(저저항상태 또는 고저항상태)에 비례하므로 도색 경로 간섭 없이 상태를 구분할 수 있다.
• 비교기 기반의 전류 센싱 회로를 사용하며, 비교기의 입력 전압은 노이즈 마진(예: 10 mV)으로 제한되어 신뢰할 만한 결정을 보장한다.
• 읽기용 근사 전력 모델을 유도하며, 총 전력 소비는 $P \triangleq V_{DD} \times I_{total}$ 로 표현되며, 여기서 $I_{total}$ 은 원하는 전류와 불필요한 전류를 모두 포함한다.
• 전력, 어레이 활용도, 유효 어레이 크기, 처리량을 종합한 도구(figure of merit, FOM)를 정의하여 기존 기법과의 정량적 비교를 수행한다.
• 편향 불일치 하에서 허용 가능한 최대 열 너비 $N$ 을 분석하기 위해, 불필요한 전류 $I_{unW}$ 를 전압 불일치 $ riangle V$, 장치 저항, 열 수의 기능으로 모델링한다.

실험 결과

연구 질문

• RQ1 스위처가 없는 저항성 크로스바 어레이에 대해 도색 경로 간섭을 제거하는 한 사이클 내 전체 행 읽기 기법을 설계할 수 있는가?
• RQ2 제안된 센싱 회로는 기준 셀이나 다중 사이클 없이 어떻게 고처리량 읽기를 가능하게 하는가?
• RQ3 전압 불일치 조건 하에서 신뢰성 있게 읽을 수 있는 최대 어레이 크기는 얼마이며, 장치 비선형성과의 스케일링 관계는 어떠한가?
• RQ4 제안된 기법의 전력 소비는 기존 방법과 비교해 어떻게 되며, 성능 및 효율성 면에서 어떤 트레이드오프가 존재하는가?
• RQ5 제안된 기법은 3D 스택 및 다수준 저항성 메모리 아키텍처와 얼마나 호환되는가?

주요 결과

• 제안된 기법은 한 사이클 내에 전체 행 병렬 읽기를 가능하게 하여 최대 처리량과 100% 어레이 활용도를 달성하였으며, 이는 이전 기법이 다중 사이클이나 기준 비트를 요구한 것과 대비된다.
• 선형 장치에서 2 mV의 편향 불일치 조건 하에서 비교기의 노이즈 마진을 10 mV 유지하기 위해 최대 열 너비 $N$ 은 195로 제한된다.
• 비선형 스위칭 장치의 경우 동일한 2 mV 불일치 조건 하에서 불필요한 전류에 대한 전압 불일치 민감도가 감소하여 최대 열 너비가 약 6,500으로 크게 증가한다.
• 제안된 기법은 [8]의 기법 대비 4.7배 높은 전력 소비를 보이지만, 처리량과 어레이 활용도 면에서 뛰어난 성능으로 인해 FOM(도구)는 100배 이상 향상되었다.
• 이 기법은 3D 스택과 호환되며, 레벨 디코더를 통해 여러 층이 동일한 읽기 회로를 공유할 수 있어 확장 가능하고 고밀도 메모리 아키텍처를 실현할 수 있다.
• 이 기법은 다수준 메모리 작동을 지원하며, 특히 비선형 장치와 함께 사용할 경우 유용하다. 다만, 다수의 저항 상태를 구분하기 위해 센싱 회로의 수정이 필요할 수 있다.