[논문 리뷰] On the likelihood of multiple bit upsets in logic circuits

Nanditha Rao, Shahbaz Sarik외 1명|arXiv (Cornell University)|2014. 01. 06.

Radiation Effects in Electronics참고 문헌 15인용 수 6

한 줄 요약

이 논문은 세부 후레이아웃 SPICE 시뮬레이션과 몬테카를로 샘플링을 사용하여 단일 일시적 사건으로 인한 논리 회로에서 다중 비트 전환의 가능성을 정량화한다. 이는 단일 비트 전환 발생 시 다중 비트 전환의 조건부 확률이 최대 0.31에 이를 수 있음을 보여주며, 나노스케일 논리 회로에서의 소프트 에러 고장 모델링에 다중 비트 전환 모델이 필수적임을 시사한다.

ABSTRACT

Soft errors have a significant impact on the circuit reliability at nanoscale technologies. At the architectural level, soft errors are commonly modeled by a probabilistic bit-flip model. In developing such abstract fault models, an important issue to consider is the likelihood of multiple bit errors caused by particle strikes. This likelihood has been studied to a great extent in memories, but has not been understood to the same extent in logic circuits. In this paper, we attempt to quantify the likelihood that a single transient event can cause multiple bit errors in logic circuits consisting of combinational gates and flip-flops. In particular, we calculate the conditional probability of multiple bit-flips given that a single bit flips as a result of the transient. To calculate this conditional probability, we use a Monte Carlo technique in which samples are generated using detailed post-layout circuit simulations. Our experiments on the ISCAS'85 benchmarks and a few other circuits indicate that, this conditional probability is quite significant and can be as high as 0.31. Thus we conclude that multiple bit-flips must necessarily be considered in order to obtain a realistic architectural fault model for soft errors.

연구 동기 및 목표

• 단일 일시적 사건으로 인한 논리 회로에서 다중 비트 전환의 가능성 평가
• 기존의 단일 비트 전환 고장 모델이 나노스케일 기술에서 정확한 소프트 에러 신뢰성 모델링에 충분한지 평가
• 최소한 하나의 비트가 전환된 조건에서 다중 비트 전환의 조건부 확률를 실질적인 회로 시뮬레이션을 통해 정량화
• 다중 비트 전환이 무시할 수 없으며 아키텍처 수준의 소프트 에러 고장 모델에 통합되어야 한다는 경험적 증거 제공

제안 방법

• 이 연구는 ISCAS'85 벤치마크 회로 및 기타 설계의 세부 후레이아웃 SPICE 시뮬레이션을 기반으로 한 몬테카를로 시뮬레이션 프레임워크를 활용한다.
• 일시적 격자( glitches )는 단일 트anzistor의 드레인에 균일하게 주입되어 단일 입자 충격을 시뮬레이션한다.
• 다양한 입력 벡터를 통해 고장 주입을 수행하고, 플립플롭 출력에서 발생한 비트 전환을 기록한다.
• 조건부 확률 θ는 다중 비트 전환 사례 수를 최소한 하나의 비트 전환 사례 수로 나눈 비율로 추정된다.
• 각 추정치에 대해 95% 신뢰구간을 계산하고, 표준 오차가 추정치의 10% 이내에 있을 때 수렴으로 간주한다.
• 대규모 회로를 효율적으로 처리하기 위해 고성능 컴퓨팅 자원을 활용해 최대 200개의 코어로 병렬로 시뮬레이션을 수행한다.

실험 결과

연구 질문

• RQ1 단일 일시적 사건으로 인해 논리 회로에서 한 비트 전환이 발생할 경우, 다중 비트 전환이 발생할 조건부 확률은 얼마인가?
• RQ2 다양한 논리 회로 설계 및 구조에서 다중 비트 전환의 가능성은 어떻게 달라지는가?
• RQ3 논리 깊이, 게이트 수, 경로 균형 등 회로 특성 요소가 다중 비트 전환 확률에 어떤 영향을 미치는가?
• RQ4 현대 나노스케일 논리 회로에서 소프트 에러를 정확하게 모델링하기 위해 단일 비트 전환 고장 모델이 충분한가?
• RQ5 후레이아웃 시뮬레이션 기반으로 기술 스케일링에 따라 다중 비트 전환 확률은 어떻게 변화하는가?

주요 결과

• 단일 비트 전환 발생 시 다중 비트 전환의 조건부 확률는 0.01%에서 최대 31.4%까지 변동하며, 가장 높은 값은 8비트 승수에서 관측되었다.
• 8비트 승수에서는 다중 비트 전환의 조건부 확률가 31.4%로 나타나, 단일 일시적 사건으로 다중 오류가 발생할 가능성이 높음을 시사한다.
• 다중 비트 전환의 확률은 회로 간에 균일하지 않으며, 논리 깊이, 게이트 수, 경로 균형 등의 구조적 및 기능적 요소에 따라 달라진다.
• 이 연구는 다중 비트 전환이 논리 회로에서 중요한 현상이며 무시할 수 없음을 확인하였으며, 단일 비트 전환 고장 모델의 가정을 도전한다.
• 추정치에 높은 신뢰도를 부여하기 위해 단순화된 가정 없이 세부 후레이아웃 SPICE 시뮬레이션을 기반으로 한 결과이다.
• 저자들은 기술 스케일링에 따라 단일 입자 사건으로 다중 게이트를 격자로 공격할 가능성이 높아짐에 따라 다중 비트 전환의 확률이 증가할 것으로 예상한다.