[논문 리뷰] On the suitability of hBN as an insulator for 2D material-based ultrascaled CMOS devices

Theresia Knobloch, Yu. Yu. Illarionov외 9명|arXiv (Cornell University)|2020. 08. 10.

2D Materials and Applications참고 문헌 71인용 수 15

한 줄 요약

이 논문은 초미세 2차원 재료 기반 CMOS 장치를 위한 게이트 산화막으로서의 헥사고날 붕소 nitride(hBN)를 철저히 평가한다. 결함이 없는 hBN 기반 이론적 터널 전류 계산을 통해, 심지어 이상적인 조건에서도 등가 산화막 두께(EOT)가 1 nm 이하일 경우 hBN는 HfO₂나 CaF₂보다 수개의 주기 높은 비율로 누설 전류를 나타내며, 이는 pMOS 장치에 적합하지 않으며 저전압에서의 nMOS 장치에 대해서도 다른 산화막보다 경쟁력이 떨어진다.

ABSTRACT

Complementary metal oxide semiconductor (CMOS) logic circuits at the ultimate scaling limit place the utmost demands on the properties of all materials involved. The requirements for semiconductors are well explored and could possibly be satisfied by a number of layered two-dimensional (2D) materials, like for example transition-metal dichalcogenides or black phosphorus. The requirements for the gate insulator are arguably even more challenging and difficult to meet. In particular the combination of insulator to semiconductor which forms the central element of the metal oxide semiconductor field effect transistor (MOSFET) has to be of superior quality in order to build competitive devices. At the moment, hexagonal boron nitride (hBN) is the most common two-dimensional insulator and widely considered to be the most promising gate insulator in nanoscaled 2D material-based transistors. Here, we critically assess the material parameters of hBN and conclude that while its properties render hBN an ideal candidate for many applications in 2D nanoelectronics, hBN is most likely not suitable as a gate insulator for ultrascaled CMOS devices.

연구 동기 및 목표

• 초미세 2차원 재료 기반 CMOS 장치에서 hBN가 게이트 산화막으로서의 적합성을 평가하기 위해.
• hBN의 한계가 본질적 재료 특성 때문인지, 아직 발전하지 못한 제조 공정 때문인지 파악하기 위해.
• 초박판 형태(1–6층)의 hBN가 나노스케일 FET에 대해 갖는 궁극적 성능 한계를 평가하기 위해.
• 등가 산화막 두께(EOT)에서 SiO₂, HfO₂, CaF₂와 같은 전통적 산화막과의 터널 전류 수준을 비교하기 위해.
• 다음 세대 저전력 CMOS 논리 장치에 요구되는 엄격한 누설 전류 기준을 충족시킬 수 있는지 여부를 판단하기 위해.

제안 방법

• 결함이 없는 단결정 hBN를 대상으로 Tsu-Esaki 터널링 모델을 활용한 이론적 터널 전류 모델링.
• 전자 운반을 hBN 장벽을 통해 시뮬레이션하기 위해 밀도함수이론(DFT)과 비평형 그린 함수(NEGF) 형식을 조합 적용.
• hBN의 유전율(ε ≈ 5)을 기반으로 등가 산화막 두께(EOT)를 계산하여 SiO₂(ε ≈ 3.9)와 같은 표준 산화막과 비교.
• EOT가 1 nm 이하일 경우 hBN의 누설 전류를 SiO₂, HfO₂(ε ≈ 20), CaF₂(ε ≈ 9)와 비교.
• pMOS 및 nMOS 구성에서 전류 흐름에 영향을 주는 hBN의 최고 전도대 에지 위치와 효과적 터널 질량의 영향 평가.
• 원자 결함(예: C, O, H 불순물, 결함 클러스터)이 트랩 보조 터널링(TAT)을 강화시키는 역할를 분석하였지만, 기본 모델은 결함이 없는 층을 가정한다.

실험 결과

연구 질문

• RQ1 EOT가 1 nm 이하인 초미세 2D CMOS 장치에서 hBN가 실용적인 게이트 산화막으로서 기능할 수 있는가?
• RQ2 동일한 EOT에서 hBN의 터널 전류 수준은 기존 고κ 및 넓은 금속간 격자 산화막과 비교해 어떻게 되는가?
• RQ3 hBN의 본질적 재료 특성(예: 낮은 유전율과 최고 전도대 에지 위치)이 pMOS 및 nMOS 트랜지스터에서의 성능에 얼마나 큰 제약을 끼치는가?
• RQ4 초박판에서의 hBN 성능 열악함이 재료적 한계 때문인지, 제조 과정에서 유도된 결함 때문인가?
• RQ5 낮은 공급 전압에서 누설 전류 문제가 감소하는 터널 FET와 같은 급격한 경사 전류 특성을 가진 트랜지스터 아키텍처에서 hBN를 효과적으로 사용할 수 있는가?

주요 결과

• 결함이 없는 경우에도 EOT <1 nm에서 hBN를 통과하는 터널 전류는 HfO₂나 CaF₂보다 현저히 높으며, 초미세 CMOS에 요구되는 수준보다 수개의 주기 이상으로 누설 전류가 크다.
• EOT가 1 nm 이하일 경우 hBN는 낮은 유전율(ε ≈ 5), 상대적으로 높은 최고 전도대 에지, 중간 정도의 효과적 터널 질량로 인해 pMOS 장치의 게이트 산화막으로 매우 부적합하다.
• 1.0 V 이하에서 작동하는 nMOS 장치에서는 hBN가 대부분의 산화막과 비슷한 성능을 보이나, 이 전압 이하에서 급격히 증가한다.
• 실제 결함을 고려하지 않은 이상적인 조건에서도 hBN의 이론적 최소 누설 전류 수준은 다음 세대 저전력 CMOS 논리 장치의 엄격한 요구사항을 충족시키기에 너무 높다.
• 두꺼운 층(5층 이상)에서 사용할 경우 2차원 반도체에서 높은 운반체 이동도를 지원할 수 있는 우수한 반데르발스 인터페이스를 지님에도 불구하고, hBN는 본질적 터널링 한계로 인해 스케일링된 게이트 유전체로 실패한다.
• 다양한 합성 방법에서 hBN의 결함 상태 및 트랩 수준을 종합적으로 비교한 자료는 아직 존재하지 않지만, 결함에 의한 트랩 보조 터널링(TAT)이 실제 장치에서 주요 누설 메커니즘으로 확인되었다.