[논문 리뷰] OpenABC-D: A Large-Scale Dataset For Machine Learning Guided Integrated Circuit Synthesis

Animesh Basak Chowdhury, Benjamin Tan외 2명|arXiv (Cornell University)|2021. 10. 21.

Semiconductor materials and devices인용 수 13

한 줄 요약

이 논문은 29개의 오픈소스 하드웨어 설계에서 1500번의 논리 합성 런을 통해 유도된 870,000개의 And-Inverter-Graphs(AIGs)로 구성된 대규모 레이블링된 데이터셋인 OpenABC-D를 소개한다. 레이블에는 최적화된 노드 수와 지연 시간 등이 포함되어 있다. 저자들은 그래프 신경망(GCNs)을 사용하여 합성 레시피의 품질 결과(QoR) 예측을 위한 벤치마크를 수행하였으며, 테스트 세트에서 평균 제곱오차(MSE)가 0.579를 기록하였고, GCNs가 AIG에서 의미 있는 구조적 및 기능적 임베딩을 학습할 수 있음을 보여주었다.

ABSTRACT

Logic synthesis is a challenging and widely-researched combinatorial optimization problem during integrated circuit (IC) design. It transforms a high-level description of hardware in a programming language like Verilog into an optimized digital circuit netlist, a network of interconnected Boolean logic gates, that implements the function. Spurred by the success of ML in solving combinatorial and graph problems in other domains, there is growing interest in the design of ML-guided logic synthesis tools. Yet, there are no standard datasets or prototypical learning tasks defined for this problem domain. Here, we describe OpenABC-D,a large-scale, labeled dataset produced by synthesizing open source designs with a leading open-source logic synthesis tool and illustrate its use in developing, evaluating and benchmarking ML-guided logic synthesis. OpenABC-D has intermediate and final outputs in the form of 870,000 And-Inverter-Graphs (AIGs) produced from 1500 synthesis runs plus labels such as the optimized node counts, and de-lay. We define a generic learning problem on this dataset and benchmark existing solutions for it. The codes related to dataset creation and benchmark models are available athttps://github.com/NYU-MLDA/OpenABC.git. The dataset generated is available athttps://archive.nyu.edu/handle/2451/63311

연구 동기 및 목표

• 전자설계자동화(EDA) 분야에서 기계학습 기반 논리 합성에 대한 표준화되고 대규모의 데이터셋 부족 문제를 해결하기 위해.
• 재현 가능한 벤치마크를 지원할 수 있는 현실적이고 기능이 풍부한 데이터셋을 구축하여 실제 세계의 하드웨어 IP 설계에서 기계학습 모델을 평가할 수 있도록 하기 위해.
• 기술적 독립적인 논리 합성에서 품질 결과(QoR) 예측을 위한 기계학습 모델의 개발 및 평가를 가능하게 하기 위해.
• 표준화되고 개방적이며 확장 가능한 레이블링된 출력을 제공함으로써 향후 EDA 분야의 기계학습 연구를 위한 기반을 마련하기 위해.
• GCN의 AIG에 대한 표현 능력을 탐색하기 위해, 넷리스트 메트릭 예측 및 IP 기능 분류를 목표로 모델을 훈련시키기 위해.

제안 방법

• 오픈소스 ABC 도구를 사용하여 29개의 오픈소스 하드웨어 IP에 대해 1500회의 합성 런을 수행하여, 중간 및 최종 출력을 포함한 870,000개의 AIG를 생성하였다.
• 각 AIG 샘플에는 최적화된 노드 수, 지연 시간, 깊이 등의 레이블이 포함되어 있어, 회귀 및 분류 작업을 가능하게 하였다.
• AIG의 구조와 합성 레시피 임베딩을 입력으로 사용하여 QoR 메트릭 예측을 위한 그래프 컬러션 네트워크(GCN)를 훈련시켰다.
• 모델 아키텍처는 그래프 수준과 레시피 수준의 임베딩을 연결(concatenation)한 후, 완전 연결층을 통해 회귀를 수행하였다.
• IP 분류를 위해 이중층 GCN을 훈련시켰으며, 분류 손실 함수로는 다항 교차엔트로피 손실을 사용하였고, t-SNE를 활용해 학습된 임베딩을 시각화하였다.
• 학습률(0.001), 배치 크기(64), 80 에포크 등의 하이퍼파ram터를 Adam 옵timizer를 사용하여 모든 실험에 동일하게 적용하였다.

실험 결과

연구 질문

• RQ1 오픈소스 하드웨어 IP에서 유도된 대규모 실세계 AIG 데이터셋이 논리 합성 분야의 기계학습 모델에 대해 재현 가능한 벤치마크를 지원할 수 있는가?
• RQ2 그래프 신경망은 새로운 하드웨어 IP에 대해 주어진 합성 레시피의 품질 결과(QoR)를 얼마나 정확하게 예측할 수 있는가?
• RQ3 GCN는 디지털 회로의 AIG 표현으로부터 어떤 종류의 구조적 및 기능적 정보를 학습할 수 있는가?
• RQ4 GCN 임베딩을 사용하여 넷리스트 구조에 기반해 알려지지 않은 하드웨어 IP를 분류할 수 있는가?
• RQ5 모델 예측은 다양한 하드웨어 IP 설계 간에 얼마나 일반화되는가? 그리고 분포 이탈의 위험은 무엇인가?

주요 결과

• GCN 모델은 QoR 예측 작업에서 평균 제곱오차(MSE)가 0.579 ± 0.02를 기록하여 다른 설정보다 뛰어난 성능을 보였다.
• 예측값과 실제값 간의 상관관계가 높았으며, 산점도가 y=x 선에 매우 가까이 따라가면서 안정적인 회귀 성능을 보였다.
• GCN 임베딩을 사용한 IP 분류 작업은 35 에포크 후 98.05%의 정확도를 달성하여, 모델이 AIG에서 기능적 의미를 효과적으로 학습할 수 있음을 입증하였다.
• t-SNE 시각화 결과, 학습된 임베딩이 IP 유형에 따라 군집화되어 있음을 확인하여, 모델이 의미 있는 구조적 및 기능적 패턴을 포착하고 있음을 시사하였다.
• 휴리스틱의 제로비용 변형(rw -z, rf -z 등)이 최적화 잠재력을 유지하는 데 효과적이었으며, 이로 인해 후속 성능 향상이 가능하였다.
• 강력한 결과에도 불구하고, fir 및 iir 등의 특정 IP에서 약간의 성능 저하가 관찰되어, 분포 이탈에 따른 위험 요소가 존재할 수 있음을 시사하였다.