[논문 리뷰] Optimization of reversible sequential circuits

Abu Sadat Md. Sayem, Masashi Ueda|arXiv (Cornell University)|2010. 06. 23.

Quantum Computing Algorithms and Architecture참고 문헌 1인용 수 69

한 줄 요약

이 논문은 저전력 나노스케일 계산에서 핵심 지표인 게이트 수, 잔여 출력 수, 지연 시간, 하드웨어 복잡도를 줄이기 위해 새로운 가역 게이트를 사용하여 최적화된 가역 D 레지스터 및 JK 레지스터 회로 설계를 제안한다. 제안된 레지스터는 모든 주요 최적화 기준에서 기존 설계를 뛰어넘으며, 양자 계산 및 가역 논리 회로 응용 분야에서 성능을 크게 향상시킨다.

ABSTRACT

In recent years reversible logic has been considered as an important issue for designing low power digital circuits. It has voluminous applications in the present rising nanotechnology such as DNA computing, Quantum Computing, low power VLSI and quantum dot automata. In this paper we have proposed optimized design of reversible sequential circuits in terms of number of gates, delay and hardware complexity. We have designed the latches with a new reversible gate and reduced the required number of gates, garbage outputs, and delay and hardware complexity. As the number of gates and garbage outputs increase the complexity of reversible circuits, this design will significantly enhance the performance. We have proposed reversible D-latch and JK latch which are better than the existing designs available in literature.

연구 동기 및 목표

• 양자 계산 및 DNA 계산과 같은 신규 나노기술 분야에서 증가하는 저전력 디지털 회로의 필요성에 대응하기 위해.
• 가역 순차 회로에서 하드웨어 복잡도, 게이트 수, 지연 시간을 줄이기 위해, 이는 효율적 구현에 필수적이다.
• 가역 논리 설계에서 주요 장애물인 잔여 출력 수를 최소화하기 위해.
• 기존 문헌의 설계를 뛰어넘는 개선된 가역 레지스터 아키텍처를 개발하기 위해.
• 혁신적인 게이트 수준 최적화를 통해 가역 순차 회로의 전체 성능을 향상시키기 위해.

제안 방법

• 저자들은 최적화된 D 레지스터 및 JK 레지스터 회로를 구성하기 위해 새로운 가역 게이트를 도입한다.
• 설계 과정은 게이트 수와 잔여 출력 수를 최소화하면서 전파 지연을 줄이는 데 중점을 둔다.
• 제안된 레지스터는 가역 논리 원칙을 사용하여 합성되며, 유니터리 변환과 정보 손실 없음을 보장한다.
• 아키텍처는 게이트 수, 잔여 출력 수, 지연 시간, 하드웨어 복잡도 기준으로 평가된다.
• 기존의 알려진 가역 논리 합성 기법을 활용하지만, 새로운 게이트를 적용하여 뛰어난 성능을 달성한다.
• 성능은 문헌에 기록된 기존의 가역 레지스터 설계와의 벤치마크를 통해 평가된다.

실험 결과

연구 질문

• RQ1 가역 순차 회로는 어떻게 게이트 수와 하드웨어 복잡도를 줄일 수 있는가?
• RQ2 잔여 출력 수를 최소화하는 것이 가역 레지스터 성능에 어떤 영향을 미치는가?
• RQ3 새로운 가역 게이트 설계가 D 레지스터 및 JK 레지스터 구현에서 더 나은 성능을 낼 수 있는가?
• RQ4 제안된 레지스터 설계는 지연 시간과 면적 효율성 측면에서 기존 설계와 어떻게 비교되는가?
• RQ5 기능성에 영향을 주지 않으면서 게이트 수와 잔여 출력 수를 얼마나 줄일 수 있는가?

주요 결과

• 제안된 D 레지스터 설계는 기존의 가역 레지스터 설계 대비 게이트 수와 잔여 출력 수를 줄였다.
• 제안된 JK 레지스터는 이전에 발표된 구현보다 더 낮은 하드웨어 복잡도와 감소된 지연 시간을 달성했다.
• 새로운 가역 게이트는 더 컴act하고 효율적인 레지스터 아키텍처를 가능하게 하여 전체 회로 성능을 향상시켰다.
• 최적화 결과로 게이트 수와 잔여 출력 수가 크게 감소하여 확장성 향상에 직접 기여했다.
• 제안된 레지스터는 게이트 수, 지연 시간, 하드웨어 복잡도, 잔여 출력 수 등 모든 핵심 지표에서 기존 설계를 뛰어넘었다.
• 저전력 VLSI 및 큐비트 도트 오토마타 응용 분야에서 명확한 이점이 입증되었다.